sourceinsight的verilog插件

32位加法器作为VHDL编写的第一个代码；

一个模拟ISA界面的简易小程式，简单易懂-ISA interface, a simple simulation of a small program, easy-to-read

实验用16位全加器的VHDL代码，适合初学者学习，数电学习的好工具。 (Experiment with 16-bit full adder VHDL code for beginners to learn, a good tool to learn a few power.)

cy68013 vhdl code and usb high speed

LDPC码的FPGA实现，大家相互学习下。。(the code of LDPC implementation by FPGA)

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity song is    port(clk_4MHz,clk_4Hz:in std_logic;      ----预置计数器和乐谱产生器的时钟         digit:buffer std_logic_vector(6 downto 0);  ----高、中、低音数码管指示         zero:out std_logic_vector(4 downto 0);     ----用于数码管高位置低  

xlinx官方的iic和spi接口的描述-IIC and xlinx official description of spi interface

这里描述的VHDL源代码由若干模块下的释放

Shift reg in vhdl, a first example to start

RapidIO：使用Avalon-ST直通接口的实现方法，可以在fpga上实现(rapidio altera)