Verilog code for RS

在ise开发环境下，建立顶层模块和子模块的层次结构，其实现的功能是一个可复位课暂停开始继续的建议秒表(In ise development environment, establish a hierarchy of top-level modules and sub-modules, and its function is to achieve a resettable class resumes proposal to suspend the stopwatch)

线性反馈移位寄存器的最右侧位称为输出位。水龙头是 XOR 按顺序和输出位，然后反馈到最左边的位。在最右边的位置的位序列的叫做输出流。双边投资条约中的线性反馈移位寄存器状态影响输入被称为水龙头 （在图中的白色）

应用背景此文件包括执行与数学计算的子字节。查找表和组合方法已被包括在内。关键技术Xilinx XC3S400 VHDL编程语言已经使用这些代码。

2008-2009年优秀硕士论文之：基于FPGA的高性能32位浮点FFT IP核的开发(Outstanding Master' s thesis 2008-2009: FPGA-based high-performance 32-bit floating-point FFT IP core development)

ADS7844 AD转换芯片的VHDL控制器-ADS7844 AD converter chip VHDL controller

用VHDL编写的串口通讯程序，包括几个不同的程序例子，也可以用verilog进行改写。()

this program is a simulation for Aloha

用CPLD驱动数码管，实现从0000计到9999，数码管是用动态显示，程序用VERILOG完成的-CPLD drives with digital control, of from 0000 to 9999, digital control is a dynamic display, the program completed with VERILOG

DDS信号源设计，有正弦波，方波，三角波，AM波，FM波，还有PSK,FSK,16QAM等多种信号产生。(DDS signal source design, there are sine, square wave, triangle wave, AM wave, FM wave, as well as PSK, FSK, 16QAM and other signal generation.)

PCI IP 核 Xilinx原版，很好用，国际知名公司Xilinx原版，值得信赖