一个以太网卡的硬件描述，可以参考进行设计网卡芯片。

基于VHDL实现加扰器解扰器的设计，与仿真。(VHDL-based scrambler descrambler design and simulation.)

这是一个利用verilog语言编写的信号发生器的例子，值得参考(this is a code about signal generator by VIERILOG LANGUAGE!)

48阶FIR滤波器的verilog，包含测试文件(48-order FIR filter verilog, including test paper)

mult,在quartusII中，以模块输入形式，仿真乘法器mult，得到时序图和功能图(a simulation example of mult)

简单的Verilog程序，针对音频实验板的AD到DA调通试验，下载执行前请按照自己试验环境更改设置(Simple Verilog program for test the AD to DA loop of universal audio test platform. Please configure it according to the test environment before download and implement the program to FPGA)

QAM调制模块，可用于Quartus仿真与fpga硬件实现。(QAM Modulation Mode, can be used for Quartus simulation and FPGA.)

说明：  此代码是由FPGA产生SPWM波的代码，简单易懂(use FPGA to generate SPWM)

基于NIOS驱动ALTERA DE1开发板的GPS模块工程-based on the nios ii drive the gpa module of altera de1 develop board,it s only a reference project

VHDL programming by example

这是一个基于FPGA控制点阵板显示的益智趣味类小游戏，游戏中玩家通过键盘↑↓←→键控制控制人物上下左右移动，从起始点出发，目的是走到迷宫的出口。游戏有着友好的用户界面，而且有多种模式，多种地图供玩家选择。 1.普通不计时模式：玩家可以看到整个迷宫地图，游戏没有时间限制； 2.普通计时模式：玩家可以看到整个迷宫地图，必须在20秒内找到出口，否则游戏失败； 3.高级不计时模式：玩家并不能看到整个迷宫的地图，只能看到其周围的2步以内部分路径，其他路径需要靠自己移动来探索，这样就仿佛置身迷宫之中，更有可玩性，游戏没有时间限制； 4.高级计时模式：同样玩家：玩家并不能看到整个迷宫的地图，只能看到其周围的2步以内部分路径；必须在20秒内找到出口，否则游戏失败。