vhdl学习方法,含有大量的vhdl源代码,对vhdl的语法的介绍

全数字锁相环的verilog源代码-全数字锁相环的verilog源代码

FPGA设计流程指南 介绍基本的设计方法-FPGA Design Process Manual

基于vhdl语言的15位gold序列的设计的开端一部分程序(Vhdl language based on sequences of the 15 gold as part of the beginning of the design process)

基本的操作代码,a0-a7是八个信号输入端，a7的优先级最高，a0的优先级最低，当a7输入低电平0时，其他输入无效，编码输出y2y1y0=111；如果a7无效，而a6有效，则y2y1y0=110；

this Code is in verilog HDL. This Code is for piplined processor with 4 opcode. this will work in three cycle latch, decode and exicute.. test bench for xilinx ise is laos given

verilog编写的QPSK发射机的ＦＰＧＡ部分，已经过验证，完全达到要求。调制矢量误差４％(QPSK transmitter verilog prepared by the FPGA portion, has been proven, fully meet the requirements. Modulation vector error of 4 )

用verilog hdl硬件描述语言实现多人抢答器功能，有计时，计分，报警等功能。-Using hardware description language verilog hdl people realize Answer feature, have timing, scoring and alarm functions.

this a spartan 3E base project file. this is the project of game in which vga is interfaced to FPGA. this file is main file in which vga timing is maintained.-this is a spartan 3E base project file. this is the project of game in which vga is interfaced to FPGA. this file is main file in which vga timing is maintained.

使用 7 赛格 LED 显示屏车载 （地址和数据字段） 来显示小时: 分钟: 秒的小数。这将意味着你有在董事会上运行一个实时时钟。 （为激励标记!!) 还提供以下附加功能： (a) 一个计时器设施 （提供启动和停止按钮），找到一个事件所需的时间。 (b) 一个报警设施 （设置和重置警报）。我们可以有多个闹钟吗？ 我们可以在哪里显示的短 （神秘） 消息提醒吗？ (d) 在哪里小时的范围从 0-24 而不是 0-12 的铁路时间格式显示时间。

基于FPGA的等精度频率计，包括工程，doc和一些查找资料(An equal precision frequency meter based on FPGA, including engineering, Doc, and some lookup data)