-
AES128
AES128 encription vhdl code
- 2014-03-05 00:48:13下载
- 积分：1
-
占空比1：1的通用分频模块
占空比1：1的通用分频模块-1:1 generic-frequency module
- 2022-11-11 08:45:03下载
- 积分：1
-
Decodificador
System Verilog decodificator.
Enters a value(binary), drops hundreds, tens and units in BCD
- 2013-05-15 02:11:45下载
- 积分：1
-
fpga vhdl
fpga测温的框图和源码 希望能帮到大家 没有测试 紧供参考-fpga vhdl
- 2022-07-20 06:55:34下载
- 积分：1
-
XAPP200_ddr_sdram_64b
Xapp 200 64 bit DDR SDRAM design files for Xilinx Vertix
- 2011-01-19 09:45:06下载
- 积分：1
-
基于IIC的EEPROM模型代码
说明： 基于IIC协议的EEPROM模型，可实现串行数据转并行数据，并行数据转串行数据，分为EEPROM模块，EEPROM_WR模块，signal模块，Top模块(The EEPROM model based on IIC protocol can convert serial data to parallel data and parallel data to serial data. It is divided into EEPROM module and EEPROM module_ WR module, signal module, top module)
- 2020-10-02 00:30:24下载
- 积分：1
-
vhdl 实验报告 verilog rs触发器 vhdl实验 vhdl 实验 报告 verilog rs触发器 vhdl实验...
vhdl 实验报告 verilog rs触发器 vhdl实验 vhdl 实验 报告 verilog rs触发器 vhdl实验-Experimental report VHDL VHDL verilog rs flip-flop experiment experimental report VHDL VHDL verilog rs flip-flop experiment
- 2022-12-25 18:00:03下载
- 积分：1
-
ad7606
AD7606采集代码，用于verilog 驱动 AD7606 adc SPI 串口方式(AD7606 acquisition code, used for Verilog drive AD7606 ADC SPI serial mode)
- 2021-05-12 18:30:02下载
- 积分：1
-
在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意...
在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意-QuartusII warning solving
- 2022-03-01 12:03:29下载
- 积分：1
-
Baseband_line_code
基于VHDL语言的基带线路码产生电路设计（毕业论文），内涵完整的源代码(Based on VHDL language baseband line code generation circuit design (Thesis), meaning the complete source code)
- 2010-07-03 22:38:09下载
- 积分：1
