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用FPGA实现的模糊控制器 部分用VHDL编写的源程序

于 2022-03-26 发布 文件大小:1,019.00 B
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用FPGA实现的模糊控制器 部分用VHDL编写的源程序-Using FPGA to achieve some of the fuzzy controller using VHDL source code prepared

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  • SDRAM控制器设计代码
    SDRAM控制器设计代码,我们写的SDRAM控制器是肯定包括初始化、读操作、写操作及自动刷新这些操作的,既然这样,我们就可以给每一个操作写上一个模块独立开来,这样也便于我们每个模块的调试,显然这种思路是正确的。那怎么让我们的各个模块工作起来呢,虽然都是独立的模块,但很显然这几个模块之间又是相互关联的。就拿上面刚才说的那个情况来讲,如果SDRAM需要刷新了,而SDRAM却正在执行写操作,那我们刷新模块与写模块之间怎么进行控制呢?这个问题解决了,读模块与刷新模块之间的这个问题也可以很轻松的解决。
    2022-03-21 02:39:52下载
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  • 基于verilog的LU分解LUdecompose
    基于verilog的LU分解,本文件包括详细的程序代码,运行文件,以及详细的文档(LU decompose based on verilog)
    2020-07-07 12:58:57下载
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  • Verilog-shift-mulfunction
    FPGA verilog 实现任意位宽的移位相乘法,有符号小数或者有符号整数相乘。函数调用方式(FPGA verilog achieve any bit-wide shift multiplication , signed or signed decimal integer multiplication . Function call )
    2014-06-21 17:08:12下载
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  • veriloghdllicheng135li
    Verilog的应用例程,包含了基本的硬件编程,加法器,触发器(Application of Verilog routines, including the basic hardware programming, adders, flip-flop)
    2010-12-14 20:38:03下载
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  • CH372
    USB设备接口的驱动程序,采用verilogHDL语言编写,并包含相关说明资料(USB device driver interface, using verilogHDL language, and contains descriptive information)
    2014-01-03 02:23:08下载
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  • wireless
    无线通信FPGA设计Matlab Verilog代码(Wireless FPGA design Matlab Verilog code)
    2011-11-30 21:48:18下载
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  • FPGA实现12路pwm
    采用vhdl语言实现12路的pwm波控制。-Language implementation using vhdl wave pwm control of the road 12.
    2022-04-28 14:34:54下载
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  • I2C_read
    说明:  I2C读程序,通过状态机描叙,仿真达到要求(I2C Reading, depicts through the state machine, called Simulation)
    2006-04-07 15:51:19下载
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  • SSI-ABZ
    说明:  SSI转ABZ信号FPGA程序,测试完全可用(Function of SSI convert to ABZ signal,is available)
    2019-05-19 15:37:48下载
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  • Lab15_sw2reg
    开关数据加载到寄存器并显示的设计与实现.3. 设计一个可以把4个开关的内容存储到一个4位寄存器的电路,并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse, 用btn[0]作为输入;8位寄存器模块,用btn[1]作为加载信号;7段显示管上的显示模块x7segbc;分频模块clkdiv,用以产生模块clock_pulse和x7segbc的clk190时钟信号。(Design of switching data is loaded into the register and display the.3. design and implementation of a 4 switch content storage circuit to a 4 bit register, and in the 7 section of the most on the right shows the register in the sixteen decimal digital display tube. We used to go to the jitter module clock_pulse, with btn[0] as the input 8 bit register module, as the loading signal by btn[1] 7 segment display module on the x7segbc pipe frequency module clkdiv, clk190 clock signal for generating module clock_pulse and x7segbc.)
    2014-03-30 09:50:48下载
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