FIR滤波器Verilog实现代码

说明：  verilog实现awgn信道噪声的代码，支持可变的信噪比。利用移位寄存器来实现伪随机序列。(verilog code for implementation of awgn channel noise. support variable snr. use LSFR to implement the pseudo random sequence. )

用逻辑实现iic协议，其中fpga端作为从设备，接收主设备发送过来的信号，并解析。由于是是作为从设备，因此，也不需要发送对端的IIC地址，对外就是SDA和SCL这2根信号线

说明：  浮点数加法器的源代码,实现浮点数的加法功能，浮点数遵循的是IEEE745标准(floating_piont addition)

ad9910 FPGA VERILOG 初始化代码，(Ad9910 FPGA VERILOG initialization code)

在AMBA bus 总线中，AHB是高速的总线接口，APB则是低速的总线接口，有些低速的外设不需要接入高速的外设时，便通过桥接的方式接入APB总线中。

SimpleVOut (SVO) is a simple set of FPGA cores for creating video signals in various formats. The cores connect using AXI-streams. Most configurations (resolution, framerate, colordepth, etc.) are set at compile-time using Verilog parameters. See svo_defines.vh for details on those parameters.

单周期CPU，Verilog源码，                                              解压即可运行。

使用System Veirlog实现的了AHB总线的全部功能，支持SPILI传输，支持RETRY传输，使用固定优先级仲裁机制，并写了两个简单的主从设备验证了总线的功能。Veirlog也可以如此实现

说明：  FFT 1024 point, in 10 state

tdma参数化模块。可以自动生成2的n次的tdma哥时隙，用户可根据需要自己配置参数(tdma see the number of model lumps. 2 n basis following manner tdma chance possible 以自 dynamic generation, for root needed self-placement see number)