IIR数字滤波器的测试文件（txt文本作为滤波器的输入，滤波器的输出保存至txt）

基于FPGA的希尔伯特变化的verilog代码(Hilbert change verilog code)

流水线LMS，和RLS算法的Verilog代码，用于自适应信号处理的FPGA实现。(The Verilog code about fir_pipline_lms and fir_rls. They commonly used in adaptive signal processing in FPGA platform.)

说明：  16点verilog FFT，可供参考学习使用(16 points Verilog FFT can be used for reference)

基于ALINX AX7020硬件平台的USB-OTG通信程序。操作系统采用uCOS III v1.41，基本实现了双向USB2.0 块传输（Bulk Transfer）通信，zynq的PS端接收USB数据并回传至主机。经测试，主机端Window10系统采用libUSBK编程时，采用64字节的块时，传输速率可达210Mbps。zynq开发工具为Vivado2015.4，程序包中包含了全部的硬件和软件工程文档。(A USB-OTG communication project where an AX7020 platform is employed as USB device. The embeded operating system is uCOS III of version 1.41, and the FPGA toolchain is Vivado 2015.4. This project implements a full speed bidirectional USB2.0 bulk transfer. A test on Windows 10 host with libUSBK shows that the transfer speed is up to 201Mbps.)

数字秒表的VHDL代码。当设计文件加载到目标器件后，设计的数字秒表从00-00-00开始计秒。，直到按下停止按键（按键开关S2）。数码管停止计秒。按下开始按键（按键开关S1），数码管继续进行计秒。按下复位按键（核心板上复位键）秒表从00-00-00重新开始计秒。(The VHDL code for digital stopwatch. When the design document loaded into the target device, the designed digital stopwatch count the seconds from the 00-00-00. Until you press stop key (key switch S2). Nixie tube stop count seconds. Press the start button (key switch S1), the digital control continue to count seconds. Press the reset button (core panel reset button) to restart the stopwatch count seconds from the 00-00-00.)

ov5620在FPGA中的使用，本程序实现的功能是驱动摄像头OV5620，并将数据通过VGA接口输出，外接显示器即 看到摄像头的图像。

用VHDL编写的串口通讯程序，包括几个不同的程序例子，也可以用verilog进行改写。()

》 后简单 que 准许 observar la programación de diversas funcionalidades en una ALU en verilog 的 usando instrucciones de 》 后 muy 明了。

东芝ccd产品tcd1209驱动程序，生成1209所需的驱动波形(toshiba ccd tcd1209 )

实现以太网mac层帧设计，在modelsim上可以直接仿真实现，对于以太网和FPGA的学习有很大的帮助。同时对于以太网的帧格式的设计方面的学习 帮助也非常的大。