普通的加法器

原创，帧同步器的Verilog代码，在FPGA上验证实现过，无误。作为通信系统帧传输的仿真，有限状态机同步态和失步态的切换仿真。(Original Verilog code for frame synchronization, verify the implementation on the FPGA, and correct. Frame transmission as the communication system simulation, finite state machine synchronous state and the loss of the switching simulation of gait.)

I²C（内部集成电路，称为I-平方-C，I-2-C中，或IIC）是由飞利浦发明的多主串行单端计算机总线用于连接低速外围设备的母板，嵌入式系统，蜂窝电话，或其他电子设备。为了不被混淆的术语双线接口，只描述了一个兼容的硬件接口。自1990年代中期以来，一些竞争对手（例如，西门子公司（后来的英飞凌科技股份公司，目前英特尔移动通信），NEC，德州仪器，意法半导体（前身SGS - 汤姆逊），摩托罗拉（后来飞思卡尔），Intersil公司等）带来的I²C产品在市场上，这是与恩智浦（前身为飞利浦半导体部门）I²C系统完全兼容。自2006年10月10日，是不需要授权费来实现I²C协议。但是，收费仍需要获得恩智浦分配I²C从地址。[1]SMBus的，由英特尔在1995年的定义，是I²C的是更严格地定义了协议的一个子集。 SMBus的一个目的是促进稳健性和互操作性。因此，现代的I²C系统整合的政策和规则由SMBus，有时同时支持I²C和SMBus需要最小的重新配置。

XILINX 时序约束使用指南笔记 ——时序约束介绍 时序约束方法 时序约束原则等(XILINX time series constraints use guide notes -- time series constraints introducing time series constraint principles, etc.)

TI公司的DAC5578驱动程序，经测试过的，CSDN资源分享(DAC5578 Driver of TI Company Tested and CSDN Resource Sharing)

基于VHDL的testbench编写攻略(VHDL based on the preparation of testbench Raiders)

迫零-串行干扰删除检测的程序，包括16QAM和QPSK(Zero forcing- Interference Cancellation detection procedures, including 16QAM and QPSK)

Rst是低电平有效的系统复位信号，Clk是时钟信号。AB[5：0]是地址信号，DB[7：0]是数据信号，wr是低电平有效的写信号。start是启动信号。 模块中有一个64x8的双端口的存储器。系统复位结束后，可以通过AB、DB和wr信号向同步存储器写入数据。当写入64个数据后，给出一个Clk周期宽度的脉冲信号start，则系统从存储器0地址处开始读出数据，读出的8位数据从低位开始以3位为一组，每个时钟周期输出一组，即第一个时钟周期输出[2：0]位，第二个时钟周期输出[5：3]位，第三个周期输出1地址的[0]位和0地址的[7：6]位，直至将存储器中64x8数据全部输出。若最后一组不足三位，则高位补0。 (Rst is an active-low system reset signal, Clk is a clock signal. AB [5: 0] is the address signal, DB [7: 0] is the data signal, wr write signal is active low. start is the start signal. Module in a dual port memory of 64x8. After the reset, you can write data to the synchronous memory by AB, DB and wr signals. When data is written to 64, given the width of a pulse signal Clk cycle start, the system begins to read the memory address 0, 8 data read out a low starting with three as a group, each clock outputs a set period, which is the first clock cycle of the output [2: 0] bits, the second clock cycle output [5: 3] position, the third cycle of the output of an address [0] and 0 address [7 : 6] bit, until all the data in memory 64x8 output. If the last group of less than three, the high 0s.)

LDPC编译码，最新一代纠错码技术，自带校验矩阵，数据程序内带测试数据

说明：  学习vhdl硬件描述语言的一些例子的原代码(VHDL hardware description language to learn some examples of the original code)

在FPGA内部实现数据大小排序是一件非常困难的事情，本例中以流水线方式实现16个数据的排序！