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双电梯控制器
说明: 使用verilog实现的双电梯控制器,1-9层,仿真通过(a bi-elevator controller written in VerilgHDL, which has floor1-9, simulation passed)
- 2020-06-17 11:44:27下载
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add4bit
一位全加器的VHDL源码与TEST BENCH.XILINX下通过(A full adder and the VHDL source code through TEST BENCH.XILINX)
- 2009-07-20 08:18:37下载
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UART
verilog代码,串口发送接收代码,含有源代码和测试文件,准确可用(verilog code for serial port transmit and receive code, with source code and test files, and accurate available)
- 2011-10-19 09:20:12下载
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SD_verilog
说明: 该代码,只用了硬件描述语言Verilog在完成对SD卡控制器的编写,经济实用(The code, only the hardware description language Verilog in the completion of the SD card controller to prepare, economical and practical)
- 2020-12-27 22:19:02下载
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FPGA数码管显示秒表实验
说明: FPGA数码管显示秒表实验
三种方法实现:
方法一: 对秒计数,得到(秒显示)0~9,
对(秒显示)计数,得到(分秒显示)0~5,
对(分秒显示)计数,得到(分钟显示)0~5,
注意进位时机
方法二: 对秒计数,得到(秒显示)0~9
对秒计数,得到(分秒显示)0~5
对秒计数,得到(分钟显示)0~5
方法三:
只对秒计数,分别取模
%60得到分钟显示 ************************
余数%10得到分秒显示 (据说)取模运算占资源!!!!(也能接受?好像...)
再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA
Three ways to achieve)
- 2020-06-22 04:40:02下载
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Altera Sdram IP 源码,VHDL写的
Altera Sdram IP 源码,VHDL写的-Altera Sdram IP source code, VHDL written
- 2022-04-21 21:08:22下载
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FFT处理器,FPGA的设计,适用于信号处理技术参考…
FFT处理器的FPGA设计方法,适合做信号处理的技术人员参考,用FPGA实现-FFT processor, FPGA design, suitable for signal processing technology for reference, using FPGA to achieve
- 2022-12-05 04:55:03下载
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my_test_rw_pack9
基于Verilog HDL的SDRAM控制器。
实验条件:
工具:Quartus II 6.0 ,SignalTap II
FPGA:Altera Cyclone EP1C12Q240C8N
SDRAM:HY57V283220T-6(SDRAM controller based on Verilog HDL.
Experimental conditions:
Tools: Quartus II 6.0, SignalTap II
FPGA: Altera Cyclone EP1C12Q240C8N
SDRAM: HY57V283220T-6)
- 2013-01-31 11:13:26下载
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伪随机二进制序列无符号 17 位计数器
这通过反馈来实现一个 17 位伪随机的无符号计数器异或的位 0 和 3。 注意 ︰ 如果也绝不是独家使用相反,这会反相平行的位模式 & 这将意味着所有位都零是一种有效模式和所有那些不都是有效。 目前所有的都是有效的。
- 2022-02-15 14:03:54下载
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Altera USB声卡
altera usb 下载线DIY完全资料-altera usb blaster
- 2022-04-29 21:31:03下载
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