a cycle ruduandency code

VEROLOG的重要PPT资料,对初学者非常有益处-PPT important VEROLOG information is very useful for beginners

these files are written in verilog but i am uploading in text format

example of BCH and RS codecs

提供了利用 GPIF 对 FX2LP 与同步 FIFO CY7C4625-15AC 之间的接口进行设计的源代码(Provides for the use of GPIF FX2LP and synchronization FIFO CY7C4625-15AC to design the interface between the source code)

采用costas环进行DPSK解调的程序。输入数据速率2.4Kbps，载波频率12KHz，采样率1.6MHz， 输入数据位宽12位，快捕带为799.617Hz(Costas ring using DPSK demodulation process. Input data rate 2.4Kbps, carrier frequency 12KHz, sampling rate 1.6MHz, the input data 12 bits wide, fast catching band is 799.617Hz)

用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特(Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits)

generate sine wave. Inputs : Amplitude, phasein, frequency

本代码绝对真实可靠，VHDL语言写的FPGA呼吸灯。大家可以参考学习，对于VHDL入门还是很有帮助的。库 ieee ； 使用 ieee.std_logic_1164.all ； 使用 ieee.std_logic_arith.all ； 使用 ieee.std_logic_unsigned.all ；已通过编译，已实现呼吸灯功能。 

说明：  Convolutional neural network code for fpga

基于verilog hdl编写的FPGA正弦信号发生器，已测试。(FPGA sine signal generator)