Verilog代码转换到AHB总线APB

Xilinx FPGA make 50 smaller-Xilinx FPGA make 50 smaller

verilog实现的数字跑表 精确到10ms-verilog digital stopwatch to achieve accurate to 10ms

说明：  千年服务端修改工具，千年db数据在线修改(Millennium server modification tool Millennium server modification tool)

基于 CPU 的精确计时器，时钟频率越高，计时越准(Based on the exact CPU timer, the higher clock frequency, the more time-quasi-)

说明：  VHDL语言100例详解。详细讲解了用VHDL语言进行数字电路和数字系统设计的知识。用100个实例，不仅进行基础的门电路设计，而且还有较为复杂的数字系统设计。这些实例可以直接被调用。(VHDL Elaborates on 100 cases. Detailed account of VHDL for digital circuits and digital systems design knowledge. With 100 examples, not only for infrastructure gate design, but also more complex digital system design. These examples can be called.)

just division the clock into 2

循环前缀插入常用的正交频分复用 （OFDM） 系统作为一种方式为了减轻影响的码间干扰 （ISI）。它将复制 的结尾部分与逆快速傅里叶变换的 OFDM 符号开头 （IFFT） 数据包。通常的循环前缀长度是更长的时间 比色散信道完全消除 ISI 的长度。OFDM 调制因此大多是围绕着周围循环前缀： OFDM 调制包括 IFFT 操作和循环 前缀插入 ；OFDM 解调包括循环前缀去除和 FFT 操作。

ep2c5 实现 段寄存器,实验一 verilog语言，quartus 2 仿真-Register ep2c5 achieve above experiment a verilog language, quartus 2 Simulation

针对AD9826驱动设计的Verilog代码，主要是配置ccd采样的设计(The Verilog code is designed for AD9826, to configuration ccd sampling )

用fpga制作一个音乐播放器，此为浙江大学信电系fpga教程大实验成果。(Use fpga make a music player, this is the letter Electrical Zhejiang University fpga tutorial big experiment results.)