登录
首页 » VHDL » VHDL 的4*4键盘代码

VHDL 的4*4键盘代码

于 2023-04-05 发布 文件大小:989.00 B
0 143
下载积分: 2 下载次数: 1

代码说明:

VHDL 的4*4键盘代码-VHDL 4* 4 keyboard code

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • FPGA设计全流程-软件综合使用、
    FPGA设计全流程-软件综合使用、 -FPGA design of the whole process- the integrated use of software, FPGA design of the whole process- the integrated use of software,
    2022-12-25 07:35:03下载
    积分:1
  • MSK_BER
    msk比特误码率matlab仿真 匹配滤波器(the msk bit error rate matlab simulation matched filter)
    2020-11-14 11:49:42下载
    积分:1
  • VHDL设计的功能齐全的交通灯程序,经过仿真一切功能符合要求。...
    VHDL设计的功能齐全的交通灯程序,经过仿真一切功能符合要求。-VHDL
    2022-01-25 23:26:36下载
    积分:1
  • AXI4_Sim
    说明:  实现AXI,AXI-Lite乒乓地址的传输,AXI,AXI-Lite已经封装成内核,可直接修改后使用(Realize the transmission of table tennis address of Axi and Axi Lite. Axi and Axi Lite have been encapsulated into a kernel, which can be directly modified and used)
    2020-05-31 15:20:16下载
    积分:1
  • StepMotor_CurrentLoop
    实现二项混合式步进电机的驱动,和步进电机的细分程序。(The driving of binomial hybrid stepper motor and the subdivision program of stepper motor are realized.)
    2020-06-21 02:20:01下载
    积分:1
  • 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计,包括偶数分频、非 50%占空比和 50%占空比的奇数分频、半整数 (N+0...
    本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计,包括偶数分频、非 50%占空比和 50%占空比的奇数分频、半整数 (N+0.5)分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合,形成可使 用的电路,并在 ModelSim 上进行验证。 -This article describes the use of examples in the FPGA/CPLD prescaler to use VHDL to design, including the even-numbered sub-frequency, non-50 duty cycle and 50 duty cycle of the odd-numbered sub-frequency, semi-integer (N+ 0.5) sub-frequency, fractional-N, as well as scores of sub-band frequency points. All can realize through the Synplify Pro or FPGA manufacturers integrated synthesizer to form a circuit can be used and verified in the ModelSim on.
    2022-08-24 20:51:04下载
    积分:1
  • Convolution
    卷积程序的Verilog程序,实现卷积功能(Convolution program Verilog program to achieve convolution function)
    2017-10-14 19:46:22下载
    积分:1
  • 实战训练21 SDRAM硬件控制
    说明:  SDRAM硬件控制,fpga的verilog语言,适合学习(SDRAM hardware control, Verilog language of FPGA, suitable for learning)
    2020-04-29 11:45:16下载
    积分:1
  • phone
    用DE0开发板实现电话计费器,基本功能:可设置通话模式,能初始化话费余额,拨动开关可进入通话模式,并根据通话时间和相应通话模式扣除相应的费用。通话过程中能够通过开关切换显示通话时间和话费余额,并可暂停通话。压缩包里有详细的WORD文档的说明,包括波形仿真和DE0的引脚功能介绍。(Implemented by DE0 board telephone billing, basic function: to set the call mode, you can initiate credit balance, toggle switch into the talk mode, and deduct the cost of a call based on call time and the corresponding mode. Call talk time and can be displayed by switching credit balance, and mute. Compression bag has a detailed description of WORD documents, including the waveform simulation and DE0 pin function description.)
    2020-11-06 13:19:49下载
    积分:1
  • 基于FPGA的俄罗斯方块
    本次设计中需要用到16个点来完成显示功能,可以选用一个16位的向量来存储个点状态,再用两个整型数分别控制当前点的坐标。但是这样控制会涉及到乘法运算,比较复杂。因此我们选择用4个4位向量STAN(0 TO 3),每个向量代表一行点阵,这样做不仅使控制简单,而且在扫描显示的时候很方便,代码也很简洁。设计包括2个大的元件,一个是RUSSIA,其功能是存储状态,分频,完成左右下移动以及计分等功能;另一个是RUSSIA_SCAN,主要完成点阵扫描和数码管译码。具体设计是这样的:4个向量STA0,STA1,STA2,STA3记录游戏状态,点的坐标由COL 和ROW来控制。设置两个指针FLAG和ROW4,如果四列中有一列都为1,表示游戏结束了,置FLAG为1,程序进入NULL;当最后一行及STA3=”1111”时,置ROW4=1,当ROW4=1时,表示要消行,加分,并且将上一行的值赋到下一行。游戏继续,如按下左键或右键,程序更根据下一状态决定是否左移或右移。若无键按下,则根据情况当前点是否需要自动下移。(设计用板子上的左边第一个按键为左移动键,第二个键为reset键,右边第一个键为右移动键)
    2023-05-04 17:10:03下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载