FIR filter basic verilog code for implementation

VHDL产生时钟50分频程序，供初学者参考-VHDL generated clock frequency of 50 procedures, the reference for beginners

xlinx sparten 3E实验板，实现时钟闹钟功能，闹钟播放电子音乐，时钟，闹钟通过LCD屏显示。自己写的，亲测可用。                                                                                                                    

说明：  关于quartus与modelsim 仿真(about quartus and modelsim simulator)

Quartus2环境下基于VHDL状态机的交通灯程序(VHDL state machine traffic lights based on Quartus2 environment)

应用背景这是一个监控摄像头项目实施方使用FPGA OV7670，基于Wiki的OV7670仓鼠实施。基本的基本面都归功于这一实施；关键技术虽然在结构上相似，但他们在完全不同的系统上工作。为此，我使用80x60框架和使用VGA显示，拉伸，和时间是不同的。这是由于在硬件上可用的内存。采用3.3V电源，相机工作但颜色是有点扭曲。这是强烈建议3Vs使用最多。目前还存在一个监控摄像头的模式，该项目的附加工作正在进行中。现在，这个附加的状态只是部分地实现。在进行所有的代码提供，但只会使用Quartus类似的系统工作。正常捕获模式： ； ； ；30fps，12bit RGB，80x60生存模式，例如： ； ； ；30fps，12bit RGB，上半部分发挥正常，下半部分保存框架。生存模式，显示运动： ； ； ；30fps，12bit RGB，与之，与之，上半部甚至：展示什么游戏和，上半奇：显示保存的帧并在下半部分：显示被保存的帧 ； ； ；绿色像素：显示运动（由于γ车）

Demo 使用 PmodHMT 模块实时检测环境温度和湿度。(The Demo uses PmodHMT modules to detect environmental temperature and humidity in real time.)

雷达信号产生4PSK简单脉冲信号很好用信号产生(Radar signal pulse signal generating 4PSK simple signal generating good)

verilog编写的QPSK发射机的ＦＰＧＡ部分，已经过验证，完全达到要求。调制矢量误差４％(QPSK transmitter verilog prepared by the FPGA portion, has been proven, fully meet the requirements. Modulation vector error of 4 )

用verilog 语言实现七人投票表决器(verilog seven voting)

这是一本介绍FPGA设计过程中关键问题的资料书,对参加面试或工程设计有一定帮助-This is an FPGA design process, introduce the key issues of information written on the interview or take part in engineering design has a certain extent, help