基于FPGA的VHDL的电子琴

Simulating the functions of POC.(Simulating the functions of POC. In VHDL, with ISE.)

利用数字电路知识，进行二十四小时计时，并有闹钟与蜂鸣器功能-Knowledge of the use of digital circuits, the 24 hours time, and there is an alarm clock function and buzzer

利用quartus II 软件采用verilog语言设计了一个sigmoid激活函数(this work is a sigmoid ,use verilog language)

说明：  实现二项混合式步进电机的驱动，和步进电机的细分程序。(The driving of binomial hybrid stepper motor and the subdivision program of stepper motor are realized.)

执行摘要                Atraffic交点上模拟所述DE1板，使用的是按下按钮，KEY0，对于行人想要交叉，开关SW0，以模拟汽车等待仅有一名低优先级的街道。除非有行人或汽车在街上lowpriority，绿灯会为高优先级的街道进行设置。 Key1is用于将系统返回到初始的默认状态，并且3个红色和3green的LED，以及三个7段显示器，用于显示所述outputof系统。问题说明该交通灯控制系统将在两路口thatallows行人穿越的要求执行。一个跨散步按钮，KEY0，可以usedto停止所有流量，让行人跨越。各信号灯使用attwo LED的每一个红绿灯或行人交叉点（绿色和红色），oneOf的两个街道有优先于其他。对于高优先级的街道上，交通信号将始终保持绿色，直到低优先级的街道carsensor已跳闸或一行人已经按下一个按钮，人行横道。前5秒thelight变为红色Theoccurrence这种事件的赋予高优先级的街道。切换，SW0，模拟汽车传感器在低prioritystreet和一个按钮KEY0模拟人行横道请求按钮forpedestrian使用。多个按键将被视为一个单一的pressuntil行人得到了WALK（绿色）信号。在绿灯为低优先级的街道和行人过街的时间是9和4秒分别。该系统利用一个第二键，KEY1，重置thecircuit，在该7段显示器被设置为默认值（5,9，和4）和最高优先级的街道变成绿光。在没有timeshould有过一个以上的绿色光在系统中。该系统的每个交通路口orpedestrian光会用thatwill显示左侧的指示灯将保持绿色的秒数七段显示器。这些七段显示器Whenany达到零他们应该重置到默认值（5,9和4），并等待下一个倒计时。设计问题的声明其具有绿灯除非lowpriority街道或行人被触发的高优先级的街道交通灯系统defaultsto。当这种情况发生时，高优先街道HEX2将计数下降到零，并且行人或lowpriority街道倒计时从4和9秒。

I2C EEPROM 存取源碼, 通用ATMEL(I2C EEPROM read/write)

uart接收模块 // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(UART receive module Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)

用verilog hdl硬件描述语言实现多人抢答器功能，有计时，计分，报警等功能。-Using hardware description language verilog hdl people realize Answer feature, have timing, scoring and alarm functions.

设计遥控器接收解码电路。该电路接收编码后的串行数据，解码输出数据。电路接收 到的串行数据的格式为： 4 位同步码“ 1010”， 4 位数据（高位在前）， 1 位奇校验码（对前 8 位数据校验）(Design of remote control receiver decoding circuit. The circuit receives the encoded serial data and decodes the output data. The format of the serial data received by the circuit is: 4 bit synchronous code "1010", 4 bit data (high in the front), 1 bit parity check code (check for the first 8 bits of data))

基于FIPS 180-4标准的SHA-1算法的verilog HDL实现，分模块分别实现(FIPS 180-4 standard SHA-1 algorithm-based verilog HDL sub-modules, respectively, to achieve)