RISC CPU IP CORE can be used to direct the development and application of the pr...

文档包括双线性插值算法和最近邻域算法的详细介绍，以及算法的相关计算。(Documentation includes bilinear interpolation algorithm and the nearest neighbor algorithm which is described in detail, as well as algorithms related calculations.)

Basic VHDL code to create a sine wave generator for an FPGA board.

数字时钟，包括流程图以及编码和完整的实验报告，内容详细丰富。(Digital clock, including flowcharts, and coding and a full lab report, detailed and rich.)

基于单片机的DDS数字信号发生器设计，可以产生正弦波。三角波等(Design of DDS digital signal generator based on MCU, can produce sine wave. Triangular wave)

UART program for fun(UART)

关于ALTERA DE2板上的文档资料，包括应用实例，用户文档和板上常用器件的技术文档(datasheets of ALTERA DE2)

说明：  acousting fingerprint enhancement

在一些系统中，经常用到对触发信号延时一段时 间后，再对某些目标信号进行采集，通常这段延时要求 非常精确，还要做到范围可调，一般这种延时的最小时 间单位小于100ns。如果选用普通微控制器，延时系统的操作界面比较容易实现，但是靠软件延时得到结果的准确性较低。考虑到芯片功能、开发环境以及接口方便等问题，最终选用一片常用的AlteraSVCPLD EPM7128SLC3411]作为系统的核心控制部分，来实现 信号延时、输人设定、运行显示的功能。应用Veril- o苦2〕语言，在Altera的Quartus11WebEditio详3〕软件 环境下进行编程仿真，最后烧写芯片进行系统硬件测试 -err

说明：  Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看在Vivado上，Tcl已经成为唯一支持的脚本，此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s in the 7 series and beyond. Compared with the previous ISE design suite, Vivado can be said that the new design. No matter from the interface, settings, algorithms, or from the user ideas, are new. Look at Vivado, Tcl has become the only supported script, this file is vivado tcl command collection.)

以太网协议 TCP/IP/DHCP协议verilog实现(Ethernet IP/TCP/DHCP verilog source code)