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基于FPGA的任意波形信号发生器,可实现频率、幅度、相位的调节，输出方波、正弦波、锯齿波(Arbitrary waveform generator based on FPGA)

FIR滤波器的verilog HDL代码示例，以16阶为例(Verilog HDL code for fir filter)

工作机制如下： 1、 系统上电,配置信息由片外加载到片上配置存储器中; 2、 执行某算法前，将此算法所有的配置包写入到配置包存储器中（配置包存储器包含在配置解析单元中）; 3、 配置解析单元解析配置索引,从配置存储器中选择相应的配置对可重构阵列及功能模块进行配置； 4、 阵列从外部中读取数据进行计算，计算结果写出到密文寄存器中； 5、 可重构阵列与功能模块计算的中间结果数据只与通用寄存器堆进行交互； 6、 阵列计算的中间结果通过通用寄存器堆缓存；

说明：  我自己当初用来求解arctan 暂时没有搞成ip形式 搞好了还要传git 这个代码还没有搞好，因为急需要下载东西 如果感兴趣可以联系我 邮件(this is a not full wrappered code very crude use chebyshev to caculate arctan function i m urgent to download a model from pudn so i do this.)

应用背景这是lm016液晶的VHDL代码。lm016液晶显示器基本上由2行和2列组成。有2种类型接口，8）1位接口2）4位接口在这个包中给出了8位接口代码因为它很容易，但唯一的缺点是，它使用了更多的引脚数据和指令传输。关键技术此代码是 测试；FPGA开发板–xc6slx9-tqg144斯巴达6注意：液晶显示器引脚数字引脚47液晶使能引脚数字引脚50LCD RW引脚数字引脚48LCD D0引脚数字引脚51液晶D1引脚数字引脚55LCD D2引脚数字引脚56LCD D3引脚数字引脚57LCD D4引脚数字引脚58LCD D5引脚数字引脚59LCD D6引脚数字引脚61液晶D7引脚数字引脚62

xilinx accel dsp实例项目工程-xilinx accel dsp project

Triscend supports the use of the Model Technology ModelSim logic simulator for VHDL simulation of designs implemented in the Configurable System Logic (CSL) portion of a Triscend device.

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一个比较有参考价值的sram IP核，对SOPC感兴趣的人士有一定的指导意义！该程序是采用avalon总线，可以直接内嵌进SOPC Builder。-A comparison reference value has sram IP core, on the SOPC interested people have a certain guide! The procedure is used avalon bus, can be directly embedded into the SOPC Builder.

基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等-FPGA-based multi-functional Digital Clock Design and Implementation of typhoons and rainstorms are detailed Verilog HDL source code, its functions include: time settings, time display, stopwatch, frequency, date setting, date display