100例VHDL语言解释，北京理工大学毕业…

I2C总线协议 Verilog源代码.试过，没有错误！可以直接使用(I2C bus protocol Verilog source code. Tried, no errors! Can be used directly)

TDM，就是时分复用。本程序完成4通道，没通道最多32路64K信号的交换，就是说可以完成32x4个电话信号交换(TDM, is time-division multiplexing. The process is complete 4-channel, no channel up to 64K 32 to exchange signals, that can be done 32x4 telephone signal exchange)

基于FPGA的I2C程序0001,很不错的论文及程序，，大家快下啊-FPGA-based procedures I2C 0001, a very good paper and procedures, we quickly under ah

基于单片机和FPGA实现DPSK调制解调的功能和分类比较。(MCU and FPGA implementation based on DPSK modulation and demodulation functions and classification comparison.)

done pwm control using vhdl ,you can look at it.

时间同步后即可确定每帧数据的起始位置，这样就能完整的截取下每一帧。但是，数据中还带有频偏信息。在常规的通信系统中，多普勒很小仅仅会带来很小的频偏，但是在大多普勒的情况下，频偏将非常大，20马赫的速度将会带来将近34K的频偏。因此，如何很好的纠正频偏即为本系统的难点。 OFDM中，我们将大于子载波间隔倍数的频偏称为整数倍频偏，而将小于一个子载波间隔的频偏称为小数倍频偏。频偏矫正精度只要能保证小于十分之一倍的子载波间隔，频偏就不会对均衡和解调造成影响。本文中我们借鉴这种思想，由于硬件资源限制，我们将在接收端做64点FFT，即相当于将频域划分为64份，我们将小于 的频偏称为小数倍频偏，将 整数倍的频偏称为整数倍频偏。本程序即基于SCHIMDL经典方法完成小数倍频偏纠正(After time synchronization can determine the starting position of each frame data, so you can complete the interception of each frame. However, in the data with frequency information. In conventional communication systems, doppler small will bring only small deviation, but in the case of most of the doppler, frequency PianJiang is very large, 20 Mach speed will lead to deviation of nearly 34 k. Therefore, how to good to correct deviation is the difficulty of this system. OFDM, we will be bigger than the sub-carrier spacing ratio of frequency deviation is called the integer frequency offset, and the interval will be less than a child carrier frequency offset is called decimal frequency doubling. Deviation is less than one over ten times as long as can guarantee accuracy of sub-carrier spacing, deviation will not affect balance and demodulation. This article, we draw lessons from the idea, due to the limited hardware resources, we will do 64 points FFT at the receiving end, which is equ)

用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序-With VERILOG HDL realize arbitrary frequency divider source code, is a generic procedure

能够在EDA环境下实现四位十进制数字密码锁的设置与开锁功能，并能更改使用密码，还可以防止抖动(EDA environment to achieve four decimal code lock and unlock function of the settings and change the use of passwords, but also to prevent the jitter)

介绍了设计和功能实现的 16 点 FFT 流水线。 架构基于利用该算法的变化规律，设计了蝴蝶操作和乘法器模块。 基数 4 算法。该体系结构采用四种蝴蝶，和管道阶段优化的处理速度和地区之间取得平衡。

音频编解码器 （ADPCM 1 位）代码是准备 Altera 旋风 II DE1 起动器板和它进行了测试，您可以修改代码，并使用它们在任何项目中。岩心描述：采样频率： 44100hz频道： 立体声比特率： 1 位每 Sample(So it is: 44.1 * 2 = 88.2kbps)压缩比： 16： 1VHDL 代码包括：1 位 ADPCM Decoder(x2)、 I2S Driver(x1)、 I2C Driver(x1)、 快闪记忆体 Driver(x1)，键盘 Driver(x1)、 LED Bar(x1)、 容量和配置 Engine(x1)。Codec(Encoder/Decoder) 是可以使用它来编码 PCM 原始的波形文件，然后刻录的 Win32 应用程序中可用 *。DJ 文件到闪光灯，确保 flash 不是已经清楚 （你可以使用 EDK 控制面板来清除和程序 flash） 在 FPGA 上运行的代码。那里是没有专利或版权，这免费的每个人在任何项目中使用。