FPGA图像采集与显示

基于32位乘法器和32位加法器的1024位乘法器加法器数量=3乘法器数量=1分别从两块SRAM取数输入，输出写入第三块SRAM

数字时钟的Verilog程序，用quartus打开就能使用，可以用做课程设计、电子设计等使用

高速FIFO，verilog设计。速度高达130Mhz(High-speed FIFO, verilog design. Speed up to 130MHz)

对于不同竞争可能出现的偏差，采用修改计数方式对多个设备时间码进行修正，时最后输出时间码时同步的，精度可以达到10的付8次方

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800 x 600 60 hz VGA 控制器。简单的 verilog 代码。软件项目包括。

A design on a DE270 FPGA with the use of CCD: a camera DC2 and a TRDB LTM after reading from the SRAM.

this program is a simulation for Aloha

LDPC的编码模块和解码模块，实现802-3an协议的编码(The module of LDPC to implement the coding of the 802-3an protocol)

应用背景伊大计算机系早期的教学项目，后期被放弃了（在其官网上没有找到更新，也没有整理文档）但是alpha的地位在处理器届可想而知，虽然在商业上是失败的，但是其科研以及学习价值不可估量，适合学者学习其设计思想关键技术RISC multi-issue High performance 64-bit architecture