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串口verilog实现

于 2022-03-07 发布 文件大小:3.53 kB
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代码说明:

    此程序完成的是接收上位机发送的多字节串口数据的工作,并把不同的字节分配给不同的寄存器,以完成相应的控制工作。因此有必要说明一下上位机发送的数据结构。    上位机通过串口给FPGA发送两组信号,每一组发送5个字节(可根据自己的实际需要修改),不同字节控制不同的功能。     第一组是根据选择的波形、填写的频率以及选择输出信号的时域还是频域,给FPGA发送不同的参数。点击发送数据按钮后一共发送5个字节的数据。第一个字节发送监测信号,设为0x00,标识发送的是波形设置的数据;第二个字节发送的是进行波形选择的信号;第三和第四个字节发送的是波形频率的低8位数据和高8位数据;最后一个字节发送的是选择输出是时域还是频域的信号。     第二组是根据填写的频率给FPGA发送不同的参数。点击开始滤波按钮后一共发送5个字节的数据。第一个字节发送监测信号,设为0x01,标识发送的是滤波器设置的数据;第二和第三个字节发送的是频率1的低8位和高8位数据;第四和第五个字节发送的是频率2的低8位和高8位数据。     所以本程序中rs_receive模块接收数据部分需按照串口发送的数据格式进行接收:(这部分应根据自己的实际需要设计)     当接收到的第一个字节是0时,下面接收的数据都是波形设置信号。当接收到的第一个字节是1时,下面接收的数据都是滤波器的输入波形设置数据。

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