verilog编写的alu模块

说明：  ilx554b型号CCD积分时间程序的设计，包括两座控制信号(program for ilx554b,the driver include two parts single)

低通滤波器（由matlab和simulink两种方法实现）源文件及图片示例(Low-pass filter) source file and photo examples (by the two methods matlab and simulink)

16级流水线型cordic旋转代码以及测试文件，亲测好用(16-stage pipelined cordic rotation code and test files, pro-testing)

基于FPGA的新型数据位同步时钟提取(CDR)实现方法-New FPGA-based data bit sync clock extraction (CDR) method

卷积码编码译码程序以及其modelsim仿真波形文件等(Convolutional code encoding and decoding procedures and the Modelsim simulation waveform file)

first in first out 的说明文档以及时序图 对学习FIFO很有帮助(first in first out the documentation and the timing diagram helpful in learning FIFO)

通过MATLAB产生单脉冲信号的数据，存储下来作为verilog代码实现的DDS的数据源，用于验证DA数据的ddio的调试是否有问题。(The data of monopulse signal generated by MATLAB is stored as the data source of DDS implemented by Verilog code to verify whether the ddio debugging of DA data is problematic.)

在本次设计中，设计了一款软件，可以实现四个选手抢答问题的模式。包括有计时模块、计分模块、分频模块、消抖模块以及动态显示模块。模块中，有一部分是通过VHDL编程实现，有一部分是通过直接调用软件库中的逻辑器件进行组合，进而设计成一个大模块；最后，把这些所有的模块都进行正确的组合，得到正确的仿真结果，下载到FPGA开发板上，同样可以正确的实现（显示第一个抢答选手的号数以及当前各个选手的积分情况）

this is the multiplier 3 module for the reed solomon encoder

test bench for alu 6 functions