七人抢答器 可做课程设计 能仿真 一人抢完其他人锁定

利用Verilog语言编写的，在vivado环境下带进位标志的全加器的工程文件与Testbench(Engineering files and Testbench of the full adder with the carry mark in vivado environment written by Verilog language)

这是一个利用verilog语言编写的信号发生器的例子，值得参考(this is a code about signal generator by VIERILOG LANGUAGE!)

用VHDL语言实现8-3线编码器，16-4线编码器-VHDL language used to achieve 8-3 line encoder ,16-4-wire encoder

根据音乐发生的机理，将复杂可编程逻辑器件作为发生音乐的核心器件，用高速集成电路硬件描述语言编程描述发生的音乐乐谱，配合周边硬件电路，由电声转换发声器接收信号，从而发出音乐声，实验表明，采用该方法设计的音乐发生器成本低、修改方便-Music took place in accordance with the mechanism of complex programmable logic device, as occurred in the core of music devices, with high-speed integrated circuit hardware description language to describe the occurrence of music notation, with the peripheral hardware circuits, electro-acoustic conversion by the audible signal device to receive signals, which issued music, experiments show that this method of music generator design and low cost, easy to amend

Modelsim+DC开发的4级流水线结构的MIPS CPU(mips 4level cpu)

实现大型LED屏显示的CPLD程序，对FPGA学习很有帮助-To achieve large-scale LED screen display of the CPLD program, very helpful for learning FPGA

QFSK的调制与解调，用C写的主程序，汇编写的调制与解调的子程序(QFSK the modulation and demodulation, with the main program in C, compile writing, the modulation and demodulation of the Subprogram)

实施软件定义无线电的关键第一步是向与数字到模拟控制器接口。好花费的时间是在这工作，因为驾驶 DAC 的信号的时间必须是正确的设备才能正常工作。Spartan3e 培训师局是有 LTC2624 DAC 连接到通过 SPI 总线 FPGA。用于进行通信的 DAC 的信号是 SPI_MOSI、 DAC_CS、 SPI_SCK、 DAC_CLR。下表中描述的接口信号。

在硬件上实现,可以实现一般电子表的功能。比如说计时，显示日期，秒表等功能。还可以显示星期数，可以正常的区分闰年等。并且仿真文件也在其中，反正了其时序变化情况。比较详细。必要出有注释。

数字频率计 FPGA 用verilog语言编写-Digital Cymometer verilog language used FPGA