LED流水灯例程

Verilog HDL数字系统设计项目，频率可调的任意波形发生器，可以输出正弦波、方波、三角波和反三角四种波形(Verilog HDL digital system design projects, adjustable frequency arbitrary waveform generator can output sine wave, square wave, triangle wave and the anti-triangular four waveform)

verilog source code for SD card SLAVE DEVICE IP-Core

在大规模电路的设计中广泛采用层次化结构化的设计方法。它将一个完整的硬件设计任务从系统级开始，划分为若干个可操作的模块，编制出相应的模型并进行仿真验证，最后在系统级上进行组合。 这样在提高设计效率的同时又提高了设计质量， 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

说明：  秒表的实现，有暂停清零功能，Quartus II(Stopwatch realization, has the pause clear function)

软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 多功能数字钟(Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Multi-function digital clock)

VHDL Design of BCD to 7-segment decoder using PROM

用三个按键控制pwm输出 key0控制是选着显示/改变频率或占空比 key1控制增加 key2控制减少 数码管显示频率或占空比 频率单位默认Hz（500-20KHz） 占空比范围（0.1-0.9）(Control PWM output with three keys Key0 controls display/change frequency or duty cycle optionally Key1 controls the increase Key2 controls are reduced Digital tube display frequency or duty ratio Frequency unit default Hz (500-20khz) Duty cycle range (0.1-0.9))

vendingmachine vhdl code

vhdl测试程序，用于初雪者熟悉hdl的具体语法应用。比较简单了。(VHDL test procedure for the First Snow hdl who are familiar with the application of specific syntax. A relatively simple.)

设计一个能求出一个1之间最大间隙的时序状态机。完成testbench描述，给出综合后的时序仿真结果