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6通道正弦波发生器,产生频率,相位,幅值都可调的正弦波形...

于 2022-10-22 发布 文件大小:1.74 kB
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6通道正弦波发生器,产生频率,相位,幅值都可调的正弦波形-6-channel sine wave generator, resulting in frequency, phase, amplitude of the sinusoidal waveform are adjustable

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  • pcf8563
    pcf8563,在quartusII下VERILOG编写的数字时钟程序,8位数码管显示(pcf8563, written in quartusII VERILOG digital clock program, eight digital display)
    2013-12-24 21:46:21下载
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  • DE0-PWM-Led-Drive---simulation
    DE0_PWM_LED_DRİ VE_Sİ MULATİ ON
    2015-12-04 16:32:56下载
    积分:1
  • 2003101190493221
    还好用,大家一起来看下,不错的图书管理软件啊 ,呵呵(Fortunately with, everyone look, the good library management software, ah, huh, huh)
    2010-09-14 13:08:40下载
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  • SDRAM
    基于fpga与verilog语言的的sdram读写(SDRAM reading and writing based on FPGA and Verilog language)
    2018-01-16 11:24:03下载
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  • pll
    PLL 锁相环verilog程序 可以直接使用(The PLL can be used directly good use)
    2014-08-28 19:06:33下载
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    vhdl 加法器 vhdl 加法器 vhdl 加法器-vhdl adder vhdl adder vhdl adder
    2022-09-01 23:25:03下载
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  • shuzihongdianlu
    数字钟电路的实现,可以24小时计时,可调整时间!(Digital clock circuit implementation, a 24-hour timer, adjustable time!)
    2013-08-18 14:49:14下载
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  • VHDL 算术逻辑单元ALU_复旦
    我是复旦的研究生。这是用VHDL写的ALU,仿真通过,压缩包里包括了每个源代码,而且都有相应的testbench,你直接加入你的工程当中就可以进行验证。设计时。我使用Modelsim环境来编写的。
    2023-06-11 02:05:03下载
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  • VENDTEST
    此为实现第14.7.9章所需的激励文件 该代码为门级RTL描述。(Stimulus file to verify Section 14.7.9 the functionality of gate vs. RTL description.)
    2011-08-11 15:07:16下载
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  • 标准SDR SDRAM控制器参考设计,Lattice提供的verilog源代码
    标准SDR SDRAM控制器参考设计,Lattice提供的verilog源代码-standard SDR SDRAM controller reference design, the Lattice Verilog source code
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