SOPC技术使用 verilog编的hello 程序

// ；说明：

七段数码管显示的时钟程序VHDL代码 ISE编译环境(SEVEN seg VHDL ISE CLOCK)

应用背景写一个Verilog描述签署4位加法器/减法器。该模块fi定义是：模块add4（cout，总和，A，B，CIN，复位，时钟，添加）输入[3:0] A，B；输入CIN，复位，时钟，加；1 / 0 / /添加=表示加法/减法输出[3:0]总和；输出cout；。..模块然后，请将测试设备的fi贴我提供证明的正确性你的设计。什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软的警察关键技术什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝什么样的手：1）注释你的设计源代码。2）使用提供的测试fi设备的仿真结果。3）报告你如何设计硬/软拷贝

spwm dcac逆变 fpga与单片机一起作用(sdad)

这是一个原创的VGA接口的代代码。是可以实验在电脑显示器上显示一副一定大小的图片。完全实现了FPGA和电脑显示器的同信了。代码设计风格是原创的。

Verilog经典教程，非常好的资料！值得一看！(Classic Verilog tutorials, very good information! Worth a visit!)

数字钟：实验中用到的小程序，用于万年历中的模块(Digital clock: a small program used in the experiment, the modules for calendar)

verilog触发器，属于数字电子技术实验入门的资料。

利用matlab，对偏振控制器进行仿真，最终在邦加球上进行显示(Using matlab, simulation of the polarization controller eventually be displayed on the Poincare Sphere)

说明：  中科院FPGA的课件！纯英文，比较简单，适合刚刚接触FPGA的小白！(Chinese Academy of Sciences FPGA courseware! Pure English, relatively simple, suitable for Xiaobai who just came into contact with FPGA!)