SOPC技术使用 verilog编的hello 程序

这是一个数字逻辑课程的电子表的实现，利用VHDL语言实现，初学者可以完全掌握，很有帮助。(This is the realization of the electronic timepiece a digital logic course, the use of VHDL language, beginners can fully grasp and helpful.)

OFDM系统新型CC编解码的verilogHDL设计，与RS编码级联，经测试误码率性能提高(OFDM system verilogHDL new CC codec design, coding and RS cascade, tested BER performance improvement)

Frame Control field
Retry:
Set in case of retransmission frame
More fragments:
Set when frame is followed by other fragment
Power Management
bit set when station go Power Save mode (PS)
More Data:
When set means that AP have more buffered data for a station in Power Save mode

vivado2017.4下的串口通信的Verilog源码，一次传输8位，包括发送模块，接受模块，顶层模块(Verilog source code for serial communication under vivado 2017.4, which transmits 8 bits at a time, including sending module, receiving module and top module)

串联型有源电力滤波器的 PSCAD仿真，能检测到谐波电压，本仿真的优势是能针对电压跌落或者升高进行自动补偿。(PSCAD simulation of Series type APF (Active Power Filter),this project can dectect the drop of voltage and compensates auomaticly.)

说明：  基于Basy3的贪吃蛇小游戏，实现了相关功能。(Snake Eating Game Based on Basy3)

此文件将帮助您了解如何理解和描述硬件软件二中的和在与 techbench 模型 sim 中模拟。此文件包括模块时钟分频器、 时钟计数器、 显示。谢谢你 ！

现在我做的一些项目使用 i2cwhile wellso 我在这里做项目，i2c 奴隶啊不努力获取一些有关它的信息这里是 i2c 主代码

超前进位加法器

本课题描述了基于fpga的32点fft的设计。这里进行verilog编码来实现这个32点fft。使用xilinx ise 12.1版本进行合成和模拟；