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Adders, Subtractors, and Multipliers - DE2-115
本练习的目的是检查加法、减法和乘法运算电路。每个
- 2022-03-16 00:57:48下载
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gmsk
利用fpga实现gmsk的调制并仿真,全部代码(Fpga implements gmsk)
- 2020-12-24 00:09:06下载
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用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制....
用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制.-with AHDL prepared MAXPULS development. Communications from external clock rate and restriction on the number of data bytes.
- 2022-12-17 02:20:02下载
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基于fpga和xinlinx ise的音乐播放器vhdl程序,希望对你有所帮助!...
基于fpga和xinlinx ise的音乐播放器vhdl程序,希望对你有所帮助!-and xinlinx ideally music player VHDL process, and I hope to help you!
- 2023-02-07 05:35:03下载
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VHDL example code
电路酒窖杂志的vhdl示例。vga控制器、视频发生器等PS2鼠标vhdl
- 2022-05-06 09:12:27下载
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FSK信号发生器,基于VHDL语言,好用的!
FSK信号发生器,基于VHDL语言,好用的!-FSK signal generator, based on the VHDL language, useful!
- 2022-06-19 14:00:10下载
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sd_sdram_lcd
说明: sd_sdram_lcd
是读取SD卡中的数据,然后通过LCD显示(It is to read the data in SD card and display it by LCD)
- 2019-05-14 14:35:49下载
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E1 (FIRST ORDER EUROPE TRANSMISSION STANDARD)qw
E1 (FIRST ORDER EUROPE TRANSMISSION STANDARD)qw
- 2023-06-23 08:30:04下载
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FPGA-design-
FPGA设计的四种常用思想与技巧分享:串并转换设计技巧、流水线设计思想……(FPGA design of four common ideas and techniques)
- 2013-05-22 22:55:38下载
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数控分频器设计:对于一个加法计数器,装载不同的计数初始值时,会有不同频率的溢出输出信号。计数器溢出时,输出‘1’电平,同时溢出时的‘1’电平反馈给计数器的输入端...
数控分频器设计:对于一个加法计数器,装载不同的计数初始值时,会有不同频率的溢出输出信号。计数器溢出时,输出‘1’电平,同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号;否则输出‘0’电平。
-NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the output"1 "Level, Overflow at the same time the"1 "level feedback to the counter input signal as loading; Otherwise output"0 "level.
- 2022-04-28 17:05:55下载
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