OV7670_DE2_VGA的视频图像采集系统

对 50 MH z时钟 资源 进行分频， 输出128 KHz时钟信号，将姓名 的 ASCII 码存在数组 中， 并 128 KH z输出每时钟分频原理如下：分频因子为194H，计数器从0计数，clk上升沿有效，当计数器累加到194H时，此时已经完成了clk128周期的一半，此时使clk128翻转，之后分频因子清零，1/2个周期结束，计数器重新开始计数直到下一次翻转。

VGA interface using Spartan3E board from DIGILENT.Labview .vi

基于USART的ARM与FPGA通信实验(Based on the ARM and FPGA communication experiment of USART )

利用VHDL语言编写的4*4键盘扫描程序，经过测试，可以放心使用。(Using VHDL language 4* 4 keyboard scanning procedures, tested, safe to use.)

应用背景用于实现多个触发器和更高的高层次的计算应用。本代码提供了仿真结果，合成结果，波形，工作代码的截图。关键技术本代码提供了仿真结果，综合结果，波形，工作代码的截图，并采用了多个触发器实现了多个触发器和更高水平的计算应用程序。

VIP FPGA板的配套例子，这个是VGA格式lcd液晶屏幕显示用。(VIP board supporting example of this is the VGA format PREVIEW.)

这是Verilog代码使用Verilog实现交叉。

资源描述 简单选择器的verilog实现 有testbench,帮助学习verilog编码方式。 Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式  

基于DDS的BPSK调制器设计Verilog源码( U57FA u4E8.08 u868)

说明：  I2C MASTER DESIGNED by Verilog