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利用VHDL语言设计一个分频器,输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024...
利用VHDL语言设计一个分频器,输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024-The use of VHDL language design a divider, input CLK, the output respectively, CLK1, CLK8, CLK256, CLK1024
- 2022-06-02 16:58:00下载
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verilog
关于USB开发的verilog开发程序,非常的全面,学习FPGA开发时用得着。(About USB development verilog development process, very comprehensive, learning FPGA development time worthwhile.)
- 2013-12-26 18:29:35下载
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潘松编写的EDA书籍!学习FPGA的好帮手!
潘松编写的EDA书籍!学习FPGA的好帮手!-Pinson prepared by the EDA books! Learning FPGA a good helper!
- 2023-01-24 08:30:05下载
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code
adder 18b trong chuong trinh verilog
- 2017-11-26 14:34:56下载
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ds312_Spartan-3E-FPGA
FPGA资料与所用元器件的数据参考手册与应用指南(ds312_Spartan-3E FPGA Family )
- 2012-09-18 21:43:54下载
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国外经典verilog代码,很适合初学者,其中的有些概念对老手也可以考虑下...
国外经典verilog代码,很适合初学者,其中的有些概念对老手也可以考虑下-Foreign classic Verilog code, it is suitable for beginners, of which some of the concept of a veteran may also want to consider under the
- 2022-02-24 14:20:37下载
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Vhdl 语言中 16 位时间域卷积
卷积是在数字信号处理的常见操作。在此项目中,我创建了自定义电路利用大量的并行机制以提高性能与微处理器相比在 Nallatech 主板上实施。卷积将作为输入信号和 kernell 输出是另一个信号,输出信号的每个元素在哪里乘以内核的与输入信号的相应元素的所有元素组成的产品的总和。16 位无符号整数操作使用、 FPGA 将在 SRAM 中存储的输入的信号并将读取在内核中通过内存映射。
- 2023-04-06 14:45:04下载
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lcd
vhdl code fpga for lcd 2*16
- 2017-09-22 23:15:51下载
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verilog code for counter four
verilog code for counter four
- 2022-01-26 05:32:56下载
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raylrnb (3)
说明: 本资源有一个matlab程序段,是仿真BPSK分别在高斯噪声和瑞利衰落下的误码率,产生图形对仿真值和理论值进行比较(This resource has a matlab program segment, which is the bit error rate of simulated BPSK under Gaussian noise and Rayleigh fading respectively. The generated graph compares the simulated value with the theoretical value.)
- 2019-10-21 21:16:04下载
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