pcm的verilog实现

ad7705通过spi时序进行读写，通过fpga模拟spi时序对adc进行读写，首先写入通信寄存器20h，时钟寄存器0C，通信寄存器10，设置寄存器40H，然后写通信寄存器进行读取。

串口接收模块 Verilog serial port receiver module，包含bps产生模块，电平检测模块和控制模块

“同步”表示相同频率的时钟源，“ FIFO”表示先进先出的意思。 FIFO 的用 意一般都是缓冲数据，另模块独立，让模块回避调用的束缚。同步 FIFO 是 RAM 的亚 种，它基于 RAM，再加上先进先出的机制，学习同步 FIFO 就是学习如何建立先进先出 的机制。

基于VHDL语言的基带线路码产生电路设计（毕业论文），内涵完整的源代码(Based on VHDL language baseband line code generation circuit design (Thesis), meaning the complete source code)

用verilog编写的信号调制解调程序，包括ask,fsk,qpsk的fpga实现(Prepared using verilog signal modulation and demodulation process, including ask, fsk, qpsk of fpga implementation)

vga，显示彩条，及其简单易懂，适合初学(vga, display color bars, and its easy-to-understand, suitable for beginners)

从FIFO到到RS232的实现，用于接收和缓存数据(TripAdvisor RS232 FIFO implementation for receiving data and cache)

《FPGA数字信号处理与工程应用实践附光盘》配套源代码(FPGA DSP and their applications with verilog HDL)

华为文档《硬件描述语言Verilog基础》-目录 原来搞VHDL，刚刚开始学Verilog。觉得这个入门的提纲不错，共享一下。 (Huawei Documents " basic Verilog Hardware Description Language" - the original directory engage in VHDL, just beginning to learn Verilog. Feel that the entry of the outline of a good, share some.)

FPGA实现的卷积编码，1/2编码效率，可在此基础上改为其他码率，如2/3 3/4等