arinc429转232接口协议

VHDL code comparator

verilog实现增量式PID算法，实测可用，带modelsim仿真(PID algorithm by verilog)

通过PC串口调试助手向MINI板发数据（HEX），在数码管显示接收到的数据，并回传给PC(The debugging assistant sends data (HEX) to MINI board through PC serial port, displays the received data in the digital tube and sends it back to PC)

其一个数码时钟和闹钟，写在 verilog 的spartan 6，用户可以设置的帮助下电钮，伸直谴责的按钮实施，在正常操作中时钟滴答，然后控件来处理 Alaram 系统中，当 alaram 的时间匹配时钟原始时间的运行然后四个指示灯开始闪烁在该套件

verilog jtag源码及原理，还有debug模块。边界扫描等(verilog jtag source and principle, as well as debug module. Boundary-Scan, etc.)

ALTERA发布的内部FIFO读写示例，很有参考价值，对初学者会有一定的帮助(ALTERA' s internal FIFO read and write examples of great reference value, there will be some help for beginners)

说明：  PCI slave IP core, in VHDL language ,has been verified,it is very easy to use. it is an ideal IP to study PCI,design PCI Bridge

vhdl code for 8051 processor

应用背景16字节的块大小16字节的密钥大小单独的密码（加密）块单独的倒密码（解密）块注册密钥扩展模块verilog写的关键技术简单的AES（Rijndael）IP核。我曾试图平衡这一实施，并权衡规模和性能。目标是要能够以低成本Xilinx的Spartan系列FPGA还能够尽可能的快。正如一个可以从下面的实施结果来看，这个目标已经实现！不同的关键尺寸本标准其他实现（192 &；256位）和性能属性（如全流水线的超高速版）市售asics.ws。尽管没有官方的测试已经完成，我们认为这个核心是完全符合FIPS-197（PDF）。更多信息见核心文档；

用Vivado IPI搭建的Zynq-7000 PS到PL通信过程，使用了AXI-HP接口，利用AXI-DMA IP实现直接读写DDR的过程，软件可以配置传输尺寸。(The Zynq-7000 PS to PL communication process is built by Vivado IPI. AXI-HP interface is used, and AXI-DMA IP is used to read and write DDR directly. The software can configure the transmission size.)