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一个使用VHDL设计的具有强大功能的32位CPU,这个文件包含了在Xilinx公司的ml505 FPGA上的位码文件和配置文件,可以直接下载使用!...

于 2022-09-06 发布 文件大小:382.26 kB
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一个使用VHDL设计的具有强大功能的32位CPU,这个文件包含了在Xilinx公司的ml505 FPGA上的位码文件和配置文件,可以直接下载使用!-A VHDL design with the use of powerful 32-bit CPU, this file contains the Xilinx company on the ml505 FPGA code and configuration files, you can direct download!

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  • sdr_sdram
    文章详细讲述了sdr_sdram控制器的使用和编程思想(sdr_sdram)
    2009-06-11 01:48:25下载
    积分:1
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    此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块,一个提供同步信号(H_SYNC和V_SYNC)及像素位置信息;另一个接收像素位置信息,并输出颜色信号。这样便于进行图形修改,同时也容易实现- This design uses Verilog the HDL hardware language design, realizes on the palm space development board Divides into two stature modules the entire electric circuit, provides the synchronized signal (H_SYNC and V_SYNC) and the picture element positional information; Another receive picture element positional information, and output color signal. Like this is advantageous for carries on the graph to revise, simultaneously is also easy to realize
    2022-04-07 13:58:38下载
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    2022-01-28 15:27:10下载
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  • full adder in vhdl of 4 bits
    full adder in vhdl of 4 bits
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  • biaojue4
    此代码实现4人表决功能,4人中有三人同意即为通过。(Four voting)
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    16位CUPIP核,完全运行的好的东西,可以直接拿来用的!-16 CUPIP nuclear, full of good things to run, can be directly used to use!
    2022-07-27 19:00:19下载
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  • ControlUnit
    Control Unit VHDL code. Xilinx Spartan 3E board
    2012-03-15 13:29:40下载
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  • code
    modelsim下的60进制计数器源码和测试激励文件(modelsim M counter 60 under the source file and test incentives)
    2009-07-17 10:26:46下载
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  • src
    说明:  实现UDP的网络传输,在PC建立UDP的服务器,向fpga的ip:192.168.0.25发送数据,实现回环通讯。(The network transmission of UDP is realized. UDP server is set up in PC, and the data is sent to IP: 192.168.0.25 of FPGA to realize loop communication.)
    2020-09-05 20:39:29下载
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