16位CUPIP核,完全运行的好的东西,可以直接拿来用的!

说明：  FPGA控制AD7321的模块，是本人亲自试验过的。有Verilog源码，和简单文档。(FPGA control module of the AD7321 is personally tested. There Verilog source code, and simple document.)

1、掌握WALSH码产生的原理和WALSH码的特性。 2、掌握WALSH码的产生和特性分析的软件仿真。 3、掌握WALSH码的硬件产生方法。 (1, master code WALSH WALSH code generation principles and characteristics. 2, master WALSH code generation and characterization of the software simulation. 3, master code WALSH hardware generation approach.)

实现的电子钟，资料非常全面，是一次课程设计的大作业，完成的质量很高。(Achieve the electronic clock information is very comprehensive, curriculum design job, completed high quality.)

说明：  QSPI_FLASH_MODEL 可以设计时前端仿真使用(QSPI?_Flash_Model can be used in front-end simulation at design time)

说明：  基于Basy3的贪吃蛇小游戏，实现了相关功能。(Snake Eating Game Based on Basy3)

自己写得一个关于sine（32X24）的程序-own written on a sine (32X24) procedures

我用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application

一个用于锁相环开发的资料，请作为参考！-A phase-locked loop for the development of the information, please as a reference!

基于VHDL语言的循环码编码器的程序，以一个（15，6）循环码为例-VHDL language based on the cycle of the program code encoder to a (15,6) cyclic code as an example

利用FPGA实现USB芯片CY7C68013与上位机的进行通信的系统，代码采用VHDL语言实现，利用状态机实现FPGA控制USB的数据传输，传输时序采用SLAVE FIFO实现