速率发生器

说明：  Verilog HDL语言编写的32位程序计数器（PC）完整工程及相应仿真，QuartusII7.2下编译通过可正常使用。(Complete engineering and simulation of Verilog HDL language of the 32-bit program counter (PC), QuartusII7.2 compiled through normal use.)

能实现输入0.5 1 5块钱的累加，然后对应购买的商品价格进行比较，显示找的钱数或错误灯(MY English is very good)

FPGA 帧同步源代码 调试无错误 ALTERA 平台(Frame synchronization FPGA)

FPGA设计的四种常用思想与技巧分享:串并转换设计技巧、流水线设计思想……(FPGA design of four common ideas and techniques)

用廉价 FPGA  实现 模拟示波器方式的显示，含 Quartus II 工程文件，原理图 PCB 图。

是有verilog编程的电子琴的源程序，可以在xilinx软件中运行，并实现音乐的自动播放，还有弹奏的功能。

(7,4)循环码的verilog编码程序，（7，4）循环码的verilog译码程序((7,4) cyclic code Verilog coding procedures, (7,4) cyclic code the verilog decoding procedure)

一个Verilog的JTAG程序例子，包括完整的说明文档和源文件。(tap_top.v This file is part of the JTAG Test Access Port (TAP) http://www.opencores.org/projects/jtag/ Author(s): Igor Mohor (igorm@opencores.org))

资源描述 视频解码之RGB转YUV模块(Verilog) 视频解码之RGB转YUV模块(Verilog) 视频解码之RGB转YUV模块(Verilog) 视频解码之RGB转YUV模块(Verilog) 视频解码之RGB转YUV模块(Verilog)