Processor Design

LCD Interface_Xilinx.CPLD源码参考设计(LCD Interface Xilinx CPLD)

fifo异步串口收发程序 FPGA程序(fifo asynchronous serial transceiver)

BPSK调制器verilog代码。这是bpsk调制的精确表示；

说明：  基于FPGA平台的双目视觉处理项目，可以通过双目摄像头实现目标物体测距，测量大小等功能(Binocular vision processing based on FPGA platform)

用verilog编写的can总线控制器，包括设计参考历程和仿真程序，以及开发文档！(Written by verilog can bus controller, including the design reference course and simulation program, and the development of the document!)

低通滤波器（由matlab和simulink两种方法实现）源文件及图片示例(Low-pass filter) source file and photo examples (by the two methods matlab and simulink)

基于VHDL编写的10进制显示输出，基于16进制的10进制控制，适合初学者(VHDL-based display output written in decimal, hexadecimal, 10 hexadecimal-based control, suitable for beginners)

XAPP134 SDRAM VHDL design file

串行外设接口或 SPI 总线是一个同步串行数据链接，一个事实上的标准，由摩托罗拉命名，在全双工模式下运行 。它用于短的距离，单掌握沟通的例如在嵌入式的系统、 传感器和 SD 卡。设备在哪里主设备启动数据帧的主从 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

FPGA数码管显示秒表实验 三种方法实现： 方法一： 对秒计数，得到（秒显示）0~9， 对（秒显示）计数，得到（分秒显示）0~5， 对（分秒显示）计数，得到（分钟显示）0~5， 注意进位时机 方法二： 对秒计数，得到（秒显示）0~9 对秒计数，得到（分秒显示）0~5 对秒计数，得到（分钟显示）0~5 方法三： 只对秒计数，分别取模 %60得到分钟显示 ************************ 余数%10得到分秒显示 （据说）取模运算占资源！！！！（也能接受？好像...） 再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA Three ways to achieve)