数字代码管显示0-9

本实验实现了一个小的乒乓游戏，VGA显示,代码下载的FPGA板子上验证通过，效果很好。(The experimental realization of a small ping-pong game, VGA display, download the code verified by the FPGA board, with good results.)

用VHDL编写的串口通讯程序，包括几个不同的程序例子，也可以用verilog进行改写。()

通过 ICAP 回读 FPGA内部state register 的状态值。通过状态机控制ICAP，然后写入命令，读取数据，等待三个周期后出现数据。过程中CSIB和RDWRB有一个时序关系，还需要对ICAP输入命令进行bit swap

应用背景 可用于FIR滤波器的设计，移植性强。现在有代码是根据xilinx V4的硬件做的。可很方便的进行小的改动，去适应其它公司或版本的硬件IP核。不做改动也没问题。应该不用综合到IP core以外的逻辑中去。 关键技术 完全与xilinx的V4的DSP48硬件资料相同，比用IP generate产生的IPcore的好处就是可以随便换到其它芯片的代码中，甚至是altera的芯片中，也能编译通过。并且，对于乘法累加器不了解的筒子可以做个参考！

模拟示波器的现实程序，有x，y和光标。采用AD5440输出，现实效果很好。（示波器x-y方式）(Analog oscilloscope reality program, there are x, y and cursor. Using AD5440 output, real good results. (Xy oscilloscope mode))

FIR滤波器Verilog实现代码，买的开发板教程里的，亲测可用！

RS 编码和解码Verilog Code, 实现了RS（204,188)的编码和译码；(RS Coding and Decoding Verilog code，　implement RS（204,188) )

基于FIR滤波器的LMS自适应算法的FPGA实现,verilog语言(FIR filter based on LMS adaptive algorithm on FPGA, VHDL language)

本例程使用vivado2014.4工具，利用xilinx Basys3 实验板实现板载流水灯的两种模式控制。(This project uses verilog HDL to realize the the control of 16 leds loaded on Xilinx Basys3 board.)

8位加减器，八位减法器与加法器，用过一个控制端可以自由变换，采用移位加法方式，用途广泛，利用减法位补码加法的理论实现。(8 addition and subtraction, eight subtractor and adder, used a control terminal can freely change the using Shift addition, a wide range of uses, the use of subtraction complement addition theory to achieve.)