bayer2rgb

verilog 硬件编程实现bpsk调制(verilog hardware, programming bpsk Modulation)

用于学习和研究pcie硬件 有完整的仿真testbench及xilinx pcie softcore

对MAX5250芯片进行控制，实现DA转换输出。(Controlling MAX5250 Chip)

This file contains async fifo design

八阶巴特沃兹iir数字滤波器，四个二阶节，verilog代码实现，多路分时复用(batterworth，iir，8order，four second order section)

应用背景设计要求：      1.有基础的实时数字钟显示功能，即时、分、秒的正常显示模式，并且在此基础上增加上，下午显示。          2.手动校准。按动方式键，将电路置于校时状态，则计时电路可用手动方式校准，每按一下校时键，时计数器加1；按动方式键，将电路置于校分状态，以同样方式手动校分。           3.整点报时，仿中央人民广播电台整点报时信号，从59分50秒起每隔２秒发出一次低音“嘟”信号（信号鸣叫持续时间１Ｓ，间隙时间１Ｓ）连续５次，到达整点（00分00秒时），发一次高音“哒”信号（信号持续时间１S）。           4.闹时功能，按动方式键，使电路工作于预置状态，此时显示器与时钟脱开，而与预置计数器相连，利用前面手动校时，校分方式进行预置，预置后回到正常模式。当计时计至预置的时间时，扬声器发出闹铃信号，时间为半分钟，闹铃信号可以用开关“止闹”，按下此开关后，闹铃声立刻中止，正常情况下应将此开关释放，否则无闹时作用。      5.秒表功能。按start键开始计秒，按stop键停止计秒并保持显示数不变，直到复位信号加入。关键技术      根据总体设计以及各分模块的需要，将分立模块分为7个部分运用verilog  HDL编程来实现。其分别为数字钟主体部分、手动设置、分频、整点报时、闹钟功能、秒表、控制显示和顶层8个模块。       数字钟主体部分主要由三个计数器组成，包括1个24进制计数器，作为小时计数器，2个60进制计数器分别作为分计数器和秒计数器。一个60进制计数器由一个6进制计数器和一个10进制计数器组成，由于都是比较简单的计数器，所以在用verilog设计时作为一个整体部分进行编程实现。同理小时计数器也作为整体部分来编程实现。

利用FPGA实现与powerpc的localbus数据接口代码。用verilog实现(localbus interface with PowerPC using Verilog)

This Book description about LCD in Board DE2

这个练习的目的是学习如何连接简单的输入、输出设备到一个FPGA芯片，并且用这些器件实现一个电路。我们将用DE2开发板上的switches SW17-0作为输入，用LED和7-segment displays作为输出。当你拨动一个开关（比如Switch 1），对应的LED就会亮（比如LEDR1），这部分在实验手册里解释的很详细。

用verilog 语言编译16QAM调制(a great complied code of 16QAM modulation for OFDM)