1024乘法器

基于FPGA的位同步算法的verilog实现(Verilog implementation of synchronization algorithm)

说明：  使用DDR3IP核进行仿真，写入读取数据(Using DDR3IP core to simulate, write and read data)

说明：  4位加法器，4位数字相加及进位功能的实现，主要利用Verilog语言实现，简单轻松，且代码量少(a adder which can realize 4 bit numbers adding)

应用背景大多数Zedboard平台创造巨大的项目为示范能力Zedboard。本设计实现了全合成，证明目标Zedboard工作。它集锦GPIO模块和所有的默认命名的单主机双奴隶配置的AXI总线的公约。实例化一块Xilinx互连标准复位块。关键技术新的FPGA的发展发生所有的时间。本设计的基准电流软件Xilinx和Vivado工具自动化。Tcl脚本是不包括在内，用户精通当前工具能够从源中提取数据流。在赛灵思WebPACK创建的项目，而是一个开端的用户可以在伊拉降看信号发送到GPIO块学习互连IP

采用verilog实现的有限域GF(28)弱对偶基乘法器，本原多项式: p(x) = x^8 + x^4 + x^3 + x^2 + 1 ，多项式基: {1, a^1, a^2, a^3, a^4, a^5, a^6, a^7}，弱对偶基: {1+a^2, a^1, 1, a^7, a^6, a^5, a^4, a^3+a^7}(Verilog achieved using the finite field GF (28) weak dual basis multiplier)

quartus 17.1 安装包，我现在用的就是(Quartus 17.1 installation kit, what I am using now is)

应用背景上传的是Verilog  FPD版教学！本人还会陆续的上传Xilinx 开发板能用到的部分程序，对于初学FPGA的朋友可以进来看一下！！关键技术主要是针对初学FPGA朋友上传的资料，以后还会传源代码的！！用的是Verilog语言，开发板是Xilinx的。

FPGA驱动TCD1304AP线阵CCD，并经采集将数据通过串口传输至上位机(FPGA drives TCD1304AP linear CCD, and by collecting the data transmitted through the first bit machine serial)

根据模块的时序图自己写出的触发与接收程序，有效范围4m，精度2mm，设计一个算法使模块能输出精确的时间，本模块采用50MHz时钟信号，若晶振不同，请将程序中计数器位数改掉。

说明：  In the data management system a significant role of the Data link layer is to convert the unreliable physical link between reader and tag into a reliable link. Therefore, the RFID system employs the Cyclic Redundancy Check (CRC) as an error detection scheme. In addition for reader to communicate with the multiple tags, an anti-collision technique is required. The technique is to coordinate the communication between the reader and the tags. The common deterministic anti-collision techniques are based on the Tree algorithm such as the Binary Tree and the Query Tree algorithms.