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VHDLRS232Slave
本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控
//制器,10个bit是1位起始位,8个数据位,1个结束
//位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实
//现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是
//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间
//划分为8个时隙以使通信同步.
//程序的工作过程是:串口处于全双工工作状态,按动key1,FPGA向PC发送“21 EDA"
//字符串(串口调试工具设成按ASCII码接受方式);PC可随时向FPGA发送0-F的十六进制
//数据,FPGA接受后显示在7段数码管上。
//视频教程适合我们21EDA电子的所有学习板(this is a base vhdl for uart progarm.)
- 2013-08-22 10:42:06下载
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6713emiftofpgatopci,这个是完整的一套从6713的emif到fpga的双口ram,然后主机通过9054到双口ram,交换数据完成
6713emiftofpgatopci,这个是完整的一套从6713的emif到fpga的双口ram,然后主机通过9054到双口ram,交换数据完成-6713emiftofpgatopci, this is a complete set of the EMIF from 6713 to the FPGA
- 2022-01-25 23:08:47下载
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ep2c5 实现 段寄存器,实验一
verilog语言,quartus 2 仿真
ep2c5 实现 段寄存器,实验一
verilog语言,quartus 2 仿真-Register ep2c5 achieve above experiment a verilog language, quartus 2 Simulation
- 2022-03-19 07:48:20下载
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AD_100k
ADC Reference code!Clock 100kHz
- 2020-06-24 10:40:02下载
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一个有关于UART开发的自己的一个VHDL代码
一个有关于UART开发的自己的一个VHDL代码-A UART has developed its own about a VHDL code
- 2023-03-01 05:35:04下载
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LFM
说明: 该程序使用Verilog语言产生LFM信号(The program uses Verilog language to generate LFM signals.)
- 2021-04-19 09:38:51下载
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SimpleSpi
master spi的源代码(verilog),包括文档,测试程序(master spi the source code (verilog), including documentation, testing procedures)
- 2007-01-29 21:03:51下载
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master_slave
说明: AXI4-Lite总线的主从机读写,例程及代码(AXI4-Lite Bus Host-Slave Read-Write, Routine and Code)
- 2019-03-22 22:24:20下载
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基于Nios II开发板的VGA控制器的DE1控制…
基于NIOS II 的DE1开发板的VGA 控制器VGA控制模块主要控制VGA模块的开始和其运行的状态,需要写一个Avalon 从端口响应CPU的控制信号,继而控制整个模块的运行,-Based on the DE1 of the NIOS II development board VGA controller to control the VGA module VGA main control module and its operation began, and the need to write a response to Avalon from the CPU ports of the control signal, and then control the operation of the entire module,
- 2023-07-07 19:50:03下载
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SDRAM基础性控制核 很有用的 VHDL状态机实现
SDRAM基础性控制核 很有用的 VHDL状态机实现-SDRAM control of the nuclear basic useful VHDL state machine implementation
- 2022-07-10 17:18:23下载
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