uvm验证平台搭建示例

cic设计 verilog verilog(cic verilog design verilog)

8位并行转穿行发送程序，波特率可自行设置，经检验有实用效果(8-bit parallel transfer walk through the sending program, the baud rate can be set up their own practical effect inspection)

经典处理器8051，各个模块、顶层以及测试文件，可以综合，可以观察波形，经典处理器8051，各个模块、顶层以及测试文件，可以综合，可以观察波形，经典处理器8051，各个模块、顶层以及测试文件，可以综合，可以观察波形，经典处理器8051，各个模块、顶层以及测试文件，可以综合，可以观察波形

基于BCD码的十进制ALU设计，可实现加减乘除的功能(BCD to decimal ALU based design can achieve the arithmetic function)

学习verilog过程中总结的54个经典设计实例，供verilog初学者入门学习，掌握编程技巧。实例包括：计数器、加法器、数据寄存器、锁存器、进程函数，以及小型工程项目如交通信号灯系统，乐曲演奏，简单编码器等设计实例。

用verilog编写的分辨率提高的源代码 采用双线性插值(Written resolution with the verilog source code to improve the use of bilinear interpolation)

此压缩包里面有基于vivado平台的工程，包括了正弦信号的产生，还有fir滤波器的设计以及fft算法的设计实现(in this package,there are three projects of the generation of the signal of sin and the design of fir filter and the ari)

EDA技术及其应用《序列信号发生器的设计》，包括源文件。(EDA technology and its applications " sequence signal generator design, including source files.)

对 50 MH z时钟 资源 进行分频， 输出128 KHz时钟信号，将姓名 的 ASCII 码存在数组 中， 并 128 KH z输出每时钟分频原理如下：分频因子为194H，计数器从0计数，clk上升沿有效，当计数器累加到194H时，此时已经完成了clk128周期的一半，此时使clk128翻转，之后分频因子清零，1/2个周期结束，计数器重新开始计数直到下一次翻转。

一篇讲述如何在pspice软件中仿真忆阻器（memristor）替代蔡氏混沌电路中的非线性电阻进而观察研究混沌相图的文献(How about a software simulator pspice memristor (memristor) alternative Chua' s chaotic circuit chaotic nonlinear resistance and then observe the phase diagram of the literature)