异步FIFO的设计仿真和综合技术

msk比特误码率matlab仿真 匹配滤波器(the msk bit error rate matlab simulation matched filter)

说明：  这是本人曾经参与的一个DDR controller接口项目，主要是FPGA rtl实现，仅供参考。(This is a DDR controller interface project that I once participated in, mainly implemented by FPGA RTL, for reference only.)

王金明的一些学习VHDL的子-Wang Jinming study of some subset of VHDL

Xilinx PicoBlaze application developed in ISE10.1.3.

设计一个可供6组参赛选手使用的抢答器，具体要求如下：1)  可容纳6组参赛者的数字智能抢答器，每组设置一个抢答按钮供抢答者使用；2)  电路具有第一抢答信号的鉴别和锁存功能；3)  设置计分电路4)  设置犯规电路。顶层设计使用图形模块连线搭建，顶层功能模快均使用VHDL语言编写

数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。 -NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the output"1 "Level, Overflow at the same time the"1 "level feedback to the counter input signal as loading; Otherwise output"0 "level.

cyclone3_handbook-datasheet

基于FPGA的Mcbsp通信源码，经过项目实测检验(Mcbsp communication source code based on FPGA,Through the test of the project.)

SDR SDRAM 控制器的源代码 altera公司的(source code from altera)

通过监测工作状态实现带有IIC通讯功能的数据发送接收(to implement the sending and receiving data function of iic communication )