RISC(精简指令集计算机)存储程序状态机的源代码

AD9850 VERILOG代码 硬件验证过，可以使用。

this code to input 8 different data and make them out sequentialy

例程是基于quartus的，FPGA通过EMIF给DSP发送数据，里面包含了一个简单的状态机和一个基于IP核的fifo，适合初学者(Routine is the FPGA to send data to the DSP via EMIF, which contains a simple state machine and an IP-based core fifo, suitable for beginners)

它包含与试验台硬件描述语言(VHDL)一半加法器试验台意味着项目制造商宣布他要什么时候能给一个术语 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

A quick and simple Spartan 3 tutorial

fpga paper function fff(fpga paper function)

verilog hdl coding DDR sdram control for fpga -verilog hdl coding DDR sdram control for fpga

自己写的键盘的扫描4乘4的键盘VHDL 很好用的-KEY SCAN VHDL

利用Verilog编写一个交通灯控制电路，能控制两条路上红、黄、绿灯的变化，并且显示等待时间(Using Verilog HDL to design a traffic light control circuit. It can control the change of red, yellow and green lights on two roads, and display the remaining waiting time.)

VHDL入门级好教材《VHDL开发精解与实例剖析》(VHDL development solution with fine examples of analysis)