基于FPGA的国密算法SM3实现

在quartus平台下，并使用verillog hdl编写的时钟分频仿真(In quartus platform and use verillog hdl write clock divider simulation)

密码锁verilog源代码，包括四个七段数码管显示模块，设置密码以及输入密码校验模块(Password lock Verilog source code, including four of seven digital tube display module, set the password and password verification module)

这是语言代码的 vga 控制器，为使用 fpga 德 70 altera 和使用 quartus， 此过程描述的水平像素计数器的操作。同步设置计数器为零 fpga_reset_n 应用时。计数器上的每个像素时钟的上升沿的递增。水平像素计数器的范围是 [0,793]。当计数器达到 793 时，它翻转为零在下一个周期。因此，该计数器有 794 像素时钟的期间。同为 25 MHz 的像素时钟，这一段时间的 31.76 μ s 转化。

BT1120和DVI标准协议，分析了BT1120的视频书写格式，和DVI的编码格式(BT1120 and DVI standard protocol)

基于System Generator的图像处理工程,多媒体处理FPGA实现的源码,基于视频的运动检测(System Generator based image processing engineering, multimedia processing on FPGA source code, based on video motion detection)

实现I2C协议下EEPROM存储的数据读写控制(Under I2C protocol to achieve read and write data stored in EEPROM control)

6位密码锁，密码锁控制器是硬件与软件的结合。根据设计要求，决定以FPGA芯片和VHDL语言设计此电子密码锁(6 locks, the lock controller is a combination of hardware and software. According to design requirements, the decision to the FPGA chip and VHDL design electronic locks)

xilinx spartan 6 pcie 仿真教程，v2.4版本，主要是讲解如何使用pcie core和自己的用户逻辑级联仿真。(xilinx spartan 6 pcie sim tutorial ，tell readers how to sim using pcie core and user app logic,tool:questasim)

卷积编码器217,已验证，    conv(171,133)  x1=1+d+d^2+d^3+d^6  x2=~(1+d^2+d^3+d^5+d^6)

Verilog HDL语言编写异步FIFO(Verilog HDL language, asynchronous FIFO)