3 位到 4 位解码器

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文件包含

说明：  该程序包是SD卡/MMC卡控制器SDC的verilog语言包，它包括以下4部分：RTL源代码，测试平台，软件仿真文件，说明文件。(This source package is the SD card and MMC card controler model based on the Verilog language. It has the following 4 parts: RTL language, testbench, software simulating files and help document.)

Quartus环境下的7段扫描显示电路的源程序(Quartus environment of the seven scanning display circuit of the source)

用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试，稳定好用。如果有其他bug或测试不完整之处，可email原作者。用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application。经测试，稳定好用。如果有其他bug或测试不完整之处，可email原作者。 SDRAM  .....hostcont.v  .....inc.h  .....micro.v  ..... eadme  .....sdram.v  .....sdramcnt.v  ..... st_ inc.v  ..... st_inc.h

该部分实现了百兆MAC的数据的收发功能，可直接连接MII接口的PHY芯片，进行通信，设计是基于国半的DP83849双口PHY进行开发，并进行过大量实例测试；应用中有问题可随时联系

G.hnMAC层功能代码，实现了MPDU的资源调度(G.gn MAC codeG.gn MAC codeG.gn MAC code)

modelsim仿真，大量vhdl程序，验证，很有价值！(The ModelSim Simulation, a large number of VHDL procedures, validation, great value!)

串口自收自发测试函数，开发环境quartus12.1， 波特率只设置了9600bps，可供测试开发板串口功能。  

视频编解码设计中会有涉及到图像操作代价的计算，其中通用算法lamda的计算是一个可以模块化设计的模块，代码就是实现这个功能而设计的。