串口接收模块 Verilog serial port receiver module

ADS8411驱动代码，完成ADS8411的驱动功能，使ADS8411可以正常的工作，该程序工作在cs和rd接地的情况下。

说明：  通过SPI接口实现FPGA和MCP2515独立CAN芯片通信，功能使用modelsim仿真，实现了配置、接收、发送功能。(The communication between FPGA and MCP2515 independent can chip is realized by SPI interface. The function is simulated by Modelsim, and the function of configuration, receiving and sending is realized.)

实现FDMA的仿真，3路输入信号，FFT输出(FDMA simulation input signal, FFT output)

应用背景使用Verilog编写的sdram猝发读写程序，经测试可使用，猝发读写长度为8,16位的sdram接口。可应用与图像接收和处理平台。关键技术采用猝发的方式读写sdram，使得sdram的频率大大提高，完全可以应用于图像等处理平台中。测试过完全没有问题。

本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延迟。DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本设计使用 SDRAM 器件和 DIMM 开发而成。

FFT with FIR created by students in univercity

将VHDL程序下载到DE2开发板，引脚分配时需要知道的芯片每个引脚功能(VHDL program will be downloaded to the DE2 development board, you need to know when the pin assignments for each pin of the chip functions)

原创，帧同步器的Verilog代码，在FPGA上验证实现过，无误。作为通信系统帧传输的仿真，有限状态机同步态和失步态的切换仿真。(Original Verilog code for frame synchronization, verify the implementation on the FPGA, and correct. Frame transmission as the communication system simulation, finite state machine synchronous state and the loss of the switching simulation of gait.)

说明：  Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看在Vivado上，Tcl已经成为唯一支持的脚本，此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s in the 7 series and beyond. Compared with the previous ISE design suite, Vivado can be said that the new design. No matter from the interface, settings, algorithms, or from the user ideas, are new. Look at Vivado, Tcl has become the only supported script, this file is vivado tcl command collection.)

说明：  这是一个用Verilog语言编写的一组程序，主要是熟悉开发板的应用，以及verilog语言(This is a Verilog language with a set of procedures, mainly familiar with the application development board, and the verilog language)