串口接收模块 Verilog serial port receiver module

图像插值算法，窗口为3*3,用于图像的除去死点，以及提高清晰度或者使图像柔和(3*3 window)

VHDL开发程序，有程序仿真的截图，方便验证调试结果。并有程序说明(VHDL 驴 陋 垄 鲁 脤臑貌 拢 卢 脫臑 鲁 脤臑貌 脗脮忙渭脛 陆 脴脥 录拢卢路陆卤 茫脩茅脰 陇 渭 梅 脢脭 陆 谩 鹿 没 隆 拢 虏 垄 脫臑 鲁 脤臑貌脣渭脙 梅)

LAB 9, Excercise for DE2 Altera

基于QuartusII环境下的地铁自动售票系统(Subway auto ticketing system based on QuartusII)

BT656 时序, 逐行, 分辨率1280*960@25Hz(BT656 time series, row by row, resolution 1280*960@25Hz)

此代码实现4人表决功能，4人中有三人同意即为通过。(Four voting)

说明：  10G网络 CRC-32 CRC-64计算代码(10G Network CRC-32 CRC-64 Computing Code)

RTL码由控制、alu、寄存器、keych模块等组成。。。

用FPGA开发板的按键作为电子表的时间初值设置控制信号，数码管当前时间值输出。用按键选择分别输出：分、秒、1/10秒。(With FPGA development board button, as the time value of the electronic table, set the control signal, digital tube current time value output. Select output by buttons: minutes, seconds, and 1/10 seconds.)

vendingmachine vhdl code