-
ASIC_LIB
ASIC设计中常用的运算模块,如加减,常系数乘法,截断,饱和等。(some modules used in ASIC design.)
- 2010-03-10 15:52:28下载
- 积分:1
-
VHDL 乘法器 源代码,很好的VHDL 入门学习例程序
VHDL 乘法器 源代码,很好的VHDL 入门学习例程序-Multiplier VHDL source code, a good learning example VHDL entry procedures
- 2022-05-23 18:46:06下载
- 积分:1
-
the realization of paragraph ep2c5 register verilog language, quartus 2 Simulati...
ep2c5 实现 段寄存器
verilog语言,quartus 2 仿真-the realization of paragraph ep2c5 register verilog language, quartus 2 Simulation
- 2022-03-15 03:31:41下载
- 积分:1
-
FFT
FFT with FIR created by students in univercity
- 2015-06-22 14:57:30下载
- 积分:1
-
Noc
credit base network on chip(network on chip (noc))
- 2020-06-19 11:40:02下载
- 积分:1
-
ISE7.1,采用VIRTEX
ISE7.1,采用VIRTEX-II芯片。实现adc数据采样,平均,通道选择,采样时钟选择,数据格式调整,内含fifo,uart等模块。-ISE7.1, using VIRTEX-II chip. Adc realize data sampling, on average, channel selection, the sampling clock select, adjust data formats, including fifo, uart modules.
- 2022-03-28 19:34:46下载
- 积分:1
-
qts_qii55002
ALTERA on chip fifo. this document is from altera. good resouce
- 2010-09-26 22:12:17下载
- 积分:1
-
用Bresenham算法在FPGA上实现小数分频器,verilog编写,计算机图形法...
用Bresenham算法在FPGA上实现小数分频器,verilog编写,计算机图形法-Bresenham algorithm used in the FPGA to achieve a small number of crossovers, verilog preparation, computer graphics method
- 2022-03-11 03:26:38下载
- 积分:1
-
VHDL,схемапроцессора,созданиесвоегоустройства
应用背景Нарисунке1показанацифроваясистема,котораясостоитизнескольких9разрядныхрегистров,мультиплексора,блокасуммирования-вычитанияиблокуправления(конечныйавтомат)。Данныепоступаютвсистемучерез9разрядныйвходДин。Этиданныемогутбытьзагруженычерезмультиплексорвразличныерегистры:регистрыR0,……,R7Сив。Мультиплексортакжепозволяетпередаватьданныеотодногорегистрадругому。Суммированиеивычитаниевыполняютсятакжеприпомощимультиплексора。Приэтомодноизчиселзагружаетсявдополнительныйрегистрсобой。Послевыполненияарифметическойоперациирезультатпомещаетсяврегистрг。ДанныеизрегистрагзатемпередаютсяводинизрегистровР0,……,С7。关键技术Системаможетвыполнятьразличныеоперациивкаждомтакте,взависимостиоткомандблокауправления。Этотблокопределяет,какиеданныедолжныбытьпомещенынашинуивкакойизрегистровонидолжныбытьзагружены。Например,еслиблокуправленияустановитсигналыr0outиАйн,томультиплексорподключитвыходрегистраR0внашину,иэтиданныебудутзагруженынаследующемфронтесигналачасыврегистрсобой。
- 2022-04-30 14:38:33下载
- 积分:1
-
USB_devide
利用最新的嵌入式开发工具EDK,在FPGA 中完成对PDIUSBD12 的硬件定制和固件编程,从而在FPGA
中实现U S B 控制器, 并最终完成U S B 的枚举过程、驱动程序的开发和简单的应用。(Using the latest embedded development tools, EDK, in the FPGA completes its PDIUSBD12 custom hardware and firmware programming, in order to realize USB controller in the FPGA, and ultimately complete the USB enumeration process of driver development and simple应用.)
- 2007-10-04 16:27:44下载
- 积分:1