de2-70 camera 亲测可以下载验证

约束所有时钟（包括你的设计中特有的时钟）对准确的时序分析结果而言是必不可少的。Quartus II TimeQuest Timing Analyzer为各种各样的时钟配置和典型时钟提供许多SDC命令。(Constraining all clocks, including the clocks unique to your design, is essential for accurate timing analysis results. The Quartus II TimeQuest Timing Analyzer provides many SDC commands for a variety of clock configurations and typical clocks.)

友晶 altera DE2开发板中文用户手册，对DE2开发板的完整介绍。(DE2 development board Chinese user manual, a complete description of the DE2 board.)

数字钟VHDL软件设计，包含多种功能，报时，12,24切换，调时(The design of VHDL digital clock software, including a variety of functions, timer, 12,24 switch, adjustable)

个人作业，mips流水线cpu，支持mips-c3指令集

使用Verilog编写的正弦波生成工程，使用ROM核产生，利用mif文件(Written using Verilog sine wave generation projects using ROM nuclear generation, use mif file)

SMbus通讯协议的Verilog程序段，已通过Moldesim的仿真，可用(Verilog program segment of the SMbus communication protocol, has been through the Moldesim simulation, the available)

AD7606是8通道16位逐次逼近型ADC，有2种接口模式：串行接口模式和高速的并行接口模式，并行接口模式又分为8位和16位传送方式。在数据转换时，2个转换信号CONVSTA/B，用来控制每4个或每8个ADC同时采样。如果将2个CONVST引脚连接在一起，就可对8个ADC同时进行采样。

在FPGA平台实现SPI传输协议开发，SPI为三总线式。(Implementation of SPI transmission protocol development on FPGA platform)

软件操作I2C的过程如下： 1)      配置要控制器输出的字节内容（地址0xC0~0xD5）。如写命令：{7位地址+RW位}{命令字}{长度（LGTH）}{命令数据}{check}。注意，40G光模块要求的最后校验字节需要软件计算好。 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

一款16位DSP芯片的Icache的设计，本设计仅针对相应方案，对Icache的失误率的控制，通过仿真后已能达到基本要求，。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。