verilog实现流水线mips

用matlab中工具fdatool生成一个低通滤波器，将滤波器系数量化。仿真通过，通带2.5兆，截止频率5M。

是有verilog编程的电子琴的源程序，可以在xilinx软件中运行，并实现音乐的自动播放，还有弹奏的功能。

用SystemVerilog写spi通信模块的验证ip结构简洁，容易上手可以作为spi设计中的验证之用

基于FPGA的QPSK调制解调，正交调制输出，解调包括NCO,载波同步，定时同步。modelsim仿真实测通过。

高电平置数，高电平清零的同步D触发器

这个文档回答了很多关于AHB总线在使用上经常遇到的问题(this doc gives a lot of answers for using AHB bus when doing design)

从github下载的，能够参考设计AXI4的协议接口(AXI4 Verilog template)

说明：  lvds_rx IP核硬件设计代码，使用时注意LVSD_RX模块的延时参数的设置，3.5倍时钟相位的设置(Lvds IP core hardware design code, when using the attention LVSD module delay parameter settings, 3.5 times the clock phase settings)

decoder 2-4 digital core

说明：  8051单片机mcu的ip核，文件语言为verlilog，内容包含alu/指令解码/ram控制/寄存器结构等(The IP core of 8051 MCU, the file language is Verilog, the content includes Alu / instruction decoding / ram control / register structure, etc)