Icache设计

本资料是基于FPGA的AD_DA数据采集系统。所用AD是ADC081S，DA是DAC5311。通过查阅相关的AD_DA时序图，得出驱动程序。这对要写时序的初学者有很大的帮助。

在quaritusII的开发环境下，verilog语言编写的m序列发生器代码，这种算法简短而有效，非常实用。(In quaritusII development environment, verilog language of m sequence generator code, this algorithm brief but effective, very practical.)

2FSK的matlab仿真，叠加了高斯白噪声(2FSK matlab simulation, superimposed on a Gaussian white noise)

这个源代码是EasyFPGA030的例程。欢迎大家下载、试用。谢谢大家的支持！

fifo是大多数设计中非常重要的模块；

本实验实现了一个小的乒乓游戏，VGA显示,代码下载的FPGA板子上验证通过，效果很好。(The experimental realization of a small ping-pong game, VGA display, download the code verified by the FPGA board, with good results.)

串口通信通用模块，FPGA Verilog语言 ise，vivado环境(uart,FPGA Verilog, ise,vivado)

A programming language that can decode alpha numeric

数字钟电路的实现，可以24小时计时，可调整时间！(Digital clock circuit implementation, a 24-hour timer, adjustable time!)

数字自动增益控制 AGC （automatic gain control） Verilog(automatic gain control Verilog)