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这时一个数字钟的VHDL程序,有计时、校时、整点报时功能,很适合做EDA设计之用...

于 2022-05-22 发布 文件大小:1.41 kB
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这时一个数字钟的VHDL程序,有计时、校时、整点报时功能,很适合做EDA设计之用-When a digital clock in VHDL procedures, time, school hours, the whole point timekeeping function, it is suitable for use in EDA Design

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    这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用,介绍如下: Chapter3:schematic和vhdl文件夹,分别是数字钟设计的原理图文件和VHDL程序; Chapter4:multiplier文件夹,串并乘法器设计程序(提示:先编译程序包); Chapter5:sci文件夹,串行通信接口设计程序; Chapter6:watchdog文件夹,看门狗设计程序; Chapter7:taxi文件夹,出租车计价器设计程序; Chapter8:elevator文件夹,高层电梯控制器设计程序; Chapter9:cymometer1和cymometer2文件夹,前者是计数测频设计程序,后者是等精度测频设计程序; Chapter10:digital_lock文件夹,数字密码锁设计程序; Chapter11:I2C文件夹,I2C控制器设计程序; Chapter12:fifo文件夹,异步FIFO设计程序; Chapter13:dds文件夹,数字频率合成设计程序; Chapter14:vLA文件夹,虚拟逻辑分析仪设计程序。 -this book includes 12 detail examples of the source program
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