FPGA、Verilog浮点计算加减乘除

可以产生正弦波，三角波、锯齿波、方波，要求频率1Hz-100kHz，步进1Hz，具有自动扫频功能； 正弦波的相位可调，方波的占空比可调； (Can generate sine wave, triangle wave, sawtooth wave and square wave, the required frequency of 1 hz- 100 KHZ, step 1 hz, with functions of automatic frequency sweep The phase adjustable sine wave, square wave duty ratio is adjustable )

ofdm系统的matlab实现，包括插入导频信号和循环前缀(Matlab implementation of ofdm system, including inserted pilot frequency signal and the cyclic prefix)

Quartus2环境下基于VHDL状态机的交通灯程序(VHDL state machine traffic lights based on Quartus2 environment)

VHDL库，仿真时使用的，包括打印，类型转换等实用的操作(Practical operation VHDL library, using simulation, including print, type conversion, etc.)

verilog语言实现的cordic算法，计算sin cos三角函数

串口通信通用模块，FPGA Verilog语言 ise，vivado环境(uart,FPGA Verilog, ise,vivado)

测试AD9226采集数据能力，并将数据发送到串口显示为电压值.采用的是cyclone iv的FPGA。

将串行数据转换为并行的 Verilog 代码。从 rs232 端口的 8 位串行数据转换为 8 位并行数据。

基于FPGA的DDS信号源设计，32位相位累加器，产生可调频率(FPGA-based DDS signal source design, 32-bit phase accumulator to generate tunable frequency)

此代码包含真正的双端口 ram 接口使用 verilog 代码。在这里，您可以检查读的操作，写操作。通过仿真验证。包括的每个行的注释，理解的操作和流程的代码。去通过它以供参考。